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7277827792780278127822783278427852786278727882789279027912792279327942795279627972798279928002801280228032804280528062807280828092810281128122813281428152816281728182819282028212822282328242825282628272828282928302831283228332834283528362837283828392840284128422843284428452846284728482849285028512852285328542855285628572858285928602861286228632864286528662867286828692870287128722873287428752876287728782879288028812882288328842885288628872888288928902891289228932894289528962897289828992900290129022903290429052906290729082909291029112912291329142915291629172918291929202921292229232924292529262927292829292930293129322933293429352936293729382939294029412942294329442945294629472948294929502951295229532954295529562957295829592960296129622963296429652966296729682969297029712972297329742975297629772978297929802981298229832984298529862987298829892990299129922993299429952996299729982999300030013002300330043005300630073008300930103011301230133014301530163017301830193020302130223023302430253026302730283029303030313032303330343035303630373038303930403041304230433044304530463047304830493050305130523053305430553056305730583059306030613062306330643065306630673068306930703071307230733074307530763077307830793080308130823083308430853086308730883089309030913092309330943095309630973098309931003101310231033104310531063107310831093110311131123113
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  2. ******************************************************************************
  3. * @file rstgen_ctrl_macro.h
  4. * @author StarFive Technology
  5. * @version V1.0
  6. * @date 07/20/2020
  7. * @brief
  8. ******************************************************************************
  9. * @copy
  10. *
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  17. *
  18. * COPYRIGHT 2020 Shanghai StarFive Technology Co., Ltd.
  19. */
  20. #ifndef _RSTGEN_MACRO_H_
  21. #define _RSTGEN_MACRO_H_
  22. //#define RSTGEN_BASE_ADDR 0x0
  23. #define rstgen_Software_RESET_assert0_REG_ADDR RSTGEN_BASE_ADDR + 0x0
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  30. #define rstgen_Software_RESET_status3_REG_ADDR RSTGEN_BASE_ADDR + 0x1C
  31. #define _READ_RESET_STATUS_rstgen_rstn_dom3ahb_bus_(_ezchip_macro_read_value_) { \
  32. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR); \
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  34. }
  35. #define _ASSERT_RESET_rstgen_rstn_dom3ahb_bus_ { \
  36. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  37. _ezchip_macro_read_value_ &= ~(0x1); \
  38. _ezchip_macro_read_value_ |= (0x1&0x1); \
  39. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  40. do { \
  41. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR); \
  42. _ezchip_macro_read_value_ &= 0x1;\
  43. } while(_ezchip_macro_read_value_!=0x0); \
  44. }
  45. #define _CLEAR_RESET_rstgen_rstn_dom3ahb_bus_ { \
  46. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  47. _ezchip_macro_read_value_ &= ~(0x1); \
  48. _ezchip_macro_read_value_ |= (0x0&0x1); \
  49. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  50. do { \
  51. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR); \
  52. _ezchip_macro_read_value_ &= 0x1;\
  53. } while(_ezchip_macro_read_value_!=0x1); \
  54. }
  55. #define _READ_RESET_STATUS_rstgen_rstn_dom7ahb_bus_(_ezchip_macro_read_value_) { \
  56. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 1; \
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  59. #define _ASSERT_RESET_rstgen_rstn_dom7ahb_bus_ { \
  60. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
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  64. do { \
  65. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>1; \
  66. _ezchip_macro_read_value_ &= 0x1;\
  67. } while(_ezchip_macro_read_value_!=0x0); \
  68. }
  69. #define _CLEAR_RESET_rstgen_rstn_dom7ahb_bus_ { \
  70. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  71. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  72. _ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
  73. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  74. do { \
  75. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>1; \
  76. _ezchip_macro_read_value_ &= 0x1;\
  77. } while(_ezchip_macro_read_value_!=0x1); \
  78. }
  79. #define _READ_RESET_STATUS_rstgen_rst_u74_(_ezchip_macro_read_value_) { \
  80. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 2; \
  81. _ezchip_macro_read_value_ &= 0x1;\
  82. }
  83. #define _ASSERT_RESET_rstgen_rst_u74_ { \
  84. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  85. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  86. _ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
  87. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  88. do { \
  89. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>2; \
  90. _ezchip_macro_read_value_ &= 0x1;\
  91. } while(_ezchip_macro_read_value_!=0x1); \
  92. }
  93. #define _CLEAR_RESET_rstgen_rst_u74_ { \
  94. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  95. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  96. _ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
  97. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  98. do { \
  99. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>2; \
  100. _ezchip_macro_read_value_ &= 0x1;\
  101. } while(_ezchip_macro_read_value_!=0x0); \
  102. }
  103. #define _READ_RESET_STATUS_rstgen_rstn_u74_axi_(_ezchip_macro_read_value_) { \
  104. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 3; \
  105. _ezchip_macro_read_value_ &= 0x1;\
  106. }
  107. #define _ASSERT_RESET_rstgen_rstn_u74_axi_ { \
  108. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  109. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  110. _ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
  111. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  112. do { \
  113. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>3; \
  114. _ezchip_macro_read_value_ &= 0x1;\
  115. } while(_ezchip_macro_read_value_!=0x0); \
  116. }
  117. #define _CLEAR_RESET_rstgen_rstn_u74_axi_ { \
  118. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  119. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  120. _ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
  121. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  122. do { \
  123. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>3; \
  124. _ezchip_macro_read_value_ &= 0x1;\
  125. } while(_ezchip_macro_read_value_!=0x1); \
  126. }
  127. #define _READ_RESET_STATUS_rstgen_rstn_sgdma2p_ahb_(_ezchip_macro_read_value_) { \
  128. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 4; \
  129. _ezchip_macro_read_value_ &= 0x1;\
  130. }
  131. #define _ASSERT_RESET_rstgen_rstn_sgdma2p_ahb_ { \
  132. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  133. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  134. _ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
  135. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  136. do { \
  137. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>4; \
  138. _ezchip_macro_read_value_ &= 0x1;\
  139. } while(_ezchip_macro_read_value_!=0x0); \
  140. }
  141. #define _CLEAR_RESET_rstgen_rstn_sgdma2p_ahb_ { \
  142. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  143. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  144. _ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
  145. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  146. do { \
  147. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>4; \
  148. _ezchip_macro_read_value_ &= 0x1;\
  149. } while(_ezchip_macro_read_value_!=0x1); \
  150. }
  151. #define _READ_RESET_STATUS_rstgen_rstn_sgdma2p_axi_(_ezchip_macro_read_value_) { \
  152. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 5; \
  153. _ezchip_macro_read_value_ &= 0x1;\
  154. }
  155. #define _ASSERT_RESET_rstgen_rstn_sgdma2p_axi_ { \
  156. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  157. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  158. _ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
  159. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  160. do { \
  161. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>5; \
  162. _ezchip_macro_read_value_ &= 0x1;\
  163. } while(_ezchip_macro_read_value_!=0x0); \
  164. }
  165. #define _CLEAR_RESET_rstgen_rstn_sgdma2p_axi_ { \
  166. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  167. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  168. _ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
  169. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  170. do { \
  171. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>5; \
  172. _ezchip_macro_read_value_ &= 0x1;\
  173. } while(_ezchip_macro_read_value_!=0x1); \
  174. }
  175. #define _READ_RESET_STATUS_rstgen_rstn_dma2pnoc_aix_(_ezchip_macro_read_value_) { \
  176. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 6; \
  177. _ezchip_macro_read_value_ &= 0x1;\
  178. }
  179. #define _ASSERT_RESET_rstgen_rstn_dma2pnoc_aix_ { \
  180. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  181. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  182. _ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
  183. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  184. do { \
  185. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>6; \
  186. _ezchip_macro_read_value_ &= 0x1;\
  187. } while(_ezchip_macro_read_value_!=0x0); \
  188. }
  189. #define _CLEAR_RESET_rstgen_rstn_dma2pnoc_aix_ { \
  190. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  191. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  192. _ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
  193. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  194. do { \
  195. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>6; \
  196. _ezchip_macro_read_value_ &= 0x1;\
  197. } while(_ezchip_macro_read_value_!=0x1); \
  198. }
  199. #define _READ_RESET_STATUS_rstgen_rstn_dla_axi_(_ezchip_macro_read_value_) { \
  200. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 7; \
  201. _ezchip_macro_read_value_ &= 0x1;\
  202. }
  203. #define _ASSERT_RESET_rstgen_rstn_dla_axi_ { \
  204. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  205. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  206. _ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
  207. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  208. do { \
  209. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>7; \
  210. _ezchip_macro_read_value_ &= 0x1;\
  211. } while(_ezchip_macro_read_value_!=0x0); \
  212. }
  213. #define _CLEAR_RESET_rstgen_rstn_dla_axi_ { \
  214. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  215. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  216. _ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
  217. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  218. do { \
  219. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>7; \
  220. _ezchip_macro_read_value_ &= 0x1;\
  221. } while(_ezchip_macro_read_value_!=0x1); \
  222. }
  223. #define _READ_RESET_STATUS_rstgen_rstn_dlanoc_axi_(_ezchip_macro_read_value_) { \
  224. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 8; \
  225. _ezchip_macro_read_value_ &= 0x1;\
  226. }
  227. #define _ASSERT_RESET_rstgen_rstn_dlanoc_axi_ { \
  228. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  229. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  230. _ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
  231. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  232. do { \
  233. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>8; \
  234. _ezchip_macro_read_value_ &= 0x1;\
  235. } while(_ezchip_macro_read_value_!=0x0); \
  236. }
  237. #define _CLEAR_RESET_rstgen_rstn_dlanoc_axi_ { \
  238. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  239. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  240. _ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
  241. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  242. do { \
  243. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>8; \
  244. _ezchip_macro_read_value_ &= 0x1;\
  245. } while(_ezchip_macro_read_value_!=0x1); \
  246. }
  247. #define _READ_RESET_STATUS_rstgen_rstn_dla_apb_(_ezchip_macro_read_value_) { \
  248. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 9; \
  249. _ezchip_macro_read_value_ &= 0x1;\
  250. }
  251. #define _ASSERT_RESET_rstgen_rstn_dla_apb_ { \
  252. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  253. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  254. _ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
  255. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  256. do { \
  257. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>9; \
  258. _ezchip_macro_read_value_ &= 0x1;\
  259. } while(_ezchip_macro_read_value_!=0x0); \
  260. }
  261. #define _CLEAR_RESET_rstgen_rstn_dla_apb_ { \
  262. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  263. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  264. _ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
  265. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  266. do { \
  267. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>9; \
  268. _ezchip_macro_read_value_ &= 0x1;\
  269. } while(_ezchip_macro_read_value_!=0x1); \
  270. }
  271. #define _READ_RESET_STATUS_rstgen_rst_vp6_DReset_(_ezchip_macro_read_value_) { \
  272. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 10; \
  273. _ezchip_macro_read_value_ &= 0x1;\
  274. }
  275. #define _ASSERT_RESET_rstgen_rst_vp6_DReset_ { \
  276. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  277. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  278. _ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
  279. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  280. do { \
  281. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>10; \
  282. _ezchip_macro_read_value_ &= 0x1;\
  283. } while(_ezchip_macro_read_value_!=0x1); \
  284. }
  285. #define _CLEAR_RESET_rstgen_rst_vp6_DReset_ { \
  286. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  287. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  288. _ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
  289. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  290. do { \
  291. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>10; \
  292. _ezchip_macro_read_value_ &= 0x1;\
  293. } while(_ezchip_macro_read_value_!=0x0); \
  294. }
  295. #define _READ_RESET_STATUS_rstgen_rst_vp6_Breset_(_ezchip_macro_read_value_) { \
  296. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 11; \
  297. _ezchip_macro_read_value_ &= 0x1;\
  298. }
  299. #define _ASSERT_RESET_rstgen_rst_vp6_Breset_ { \
  300. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  301. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  302. _ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
  303. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  304. do { \
  305. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>11; \
  306. _ezchip_macro_read_value_ &= 0x1;\
  307. } while(_ezchip_macro_read_value_!=0x1); \
  308. }
  309. #define _CLEAR_RESET_rstgen_rst_vp6_Breset_ { \
  310. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  311. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  312. _ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
  313. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  314. do { \
  315. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>11; \
  316. _ezchip_macro_read_value_ &= 0x1;\
  317. } while(_ezchip_macro_read_value_!=0x0); \
  318. }
  319. #define _READ_RESET_STATUS_rstgen_rstn_vp6_axi_(_ezchip_macro_read_value_) { \
  320. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 12; \
  321. _ezchip_macro_read_value_ &= 0x1;\
  322. }
  323. #define _ASSERT_RESET_rstgen_rstn_vp6_axi_ { \
  324. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  325. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  326. _ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
  327. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  328. do { \
  329. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>12; \
  330. _ezchip_macro_read_value_ &= 0x1;\
  331. } while(_ezchip_macro_read_value_!=0x0); \
  332. }
  333. #define _CLEAR_RESET_rstgen_rstn_vp6_axi_ { \
  334. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  335. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  336. _ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
  337. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  338. do { \
  339. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>12; \
  340. _ezchip_macro_read_value_ &= 0x1;\
  341. } while(_ezchip_macro_read_value_!=0x1); \
  342. }
  343. #define _READ_RESET_STATUS_rstgen_rstn_vdecbrg_main_(_ezchip_macro_read_value_) { \
  344. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 13; \
  345. _ezchip_macro_read_value_ &= 0x1;\
  346. }
  347. #define _ASSERT_RESET_rstgen_rstn_vdecbrg_main_ { \
  348. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  349. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  350. _ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
  351. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  352. do { \
  353. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>13; \
  354. _ezchip_macro_read_value_ &= 0x1;\
  355. } while(_ezchip_macro_read_value_!=0x0); \
  356. }
  357. #define _CLEAR_RESET_rstgen_rstn_vdecbrg_main_ { \
  358. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  359. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  360. _ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
  361. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  362. do { \
  363. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>13; \
  364. _ezchip_macro_read_value_ &= 0x1;\
  365. } while(_ezchip_macro_read_value_!=0x1); \
  366. }
  367. #define _READ_RESET_STATUS_rstgen_rstn_vdec_axi_(_ezchip_macro_read_value_) { \
  368. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 14; \
  369. _ezchip_macro_read_value_ &= 0x1;\
  370. }
  371. #define _ASSERT_RESET_rstgen_rstn_vdec_axi_ { \
  372. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  373. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  374. _ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
  375. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  376. do { \
  377. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>14; \
  378. _ezchip_macro_read_value_ &= 0x1;\
  379. } while(_ezchip_macro_read_value_!=0x0); \
  380. }
  381. #define _CLEAR_RESET_rstgen_rstn_vdec_axi_ { \
  382. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  383. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  384. _ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
  385. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  386. do { \
  387. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>14; \
  388. _ezchip_macro_read_value_ &= 0x1;\
  389. } while(_ezchip_macro_read_value_!=0x1); \
  390. }
  391. #define _READ_RESET_STATUS_rstgen_rstn_vdec_bclk_(_ezchip_macro_read_value_) { \
  392. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 15; \
  393. _ezchip_macro_read_value_ &= 0x1;\
  394. }
  395. #define _ASSERT_RESET_rstgen_rstn_vdec_bclk_ { \
  396. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  397. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  398. _ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
  399. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  400. do { \
  401. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>15; \
  402. _ezchip_macro_read_value_ &= 0x1;\
  403. } while(_ezchip_macro_read_value_!=0x0); \
  404. }
  405. #define _CLEAR_RESET_rstgen_rstn_vdec_bclk_ { \
  406. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  407. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  408. _ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
  409. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  410. do { \
  411. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>15; \
  412. _ezchip_macro_read_value_ &= 0x1;\
  413. } while(_ezchip_macro_read_value_!=0x1); \
  414. }
  415. #define _READ_RESET_STATUS_rstgen_rstn_vdec_cclk_(_ezchip_macro_read_value_) { \
  416. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 16; \
  417. _ezchip_macro_read_value_ &= 0x1;\
  418. }
  419. #define _ASSERT_RESET_rstgen_rstn_vdec_cclk_ { \
  420. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  421. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  422. _ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
  423. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  424. do { \
  425. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>16; \
  426. _ezchip_macro_read_value_ &= 0x1;\
  427. } while(_ezchip_macro_read_value_!=0x0); \
  428. }
  429. #define _CLEAR_RESET_rstgen_rstn_vdec_cclk_ { \
  430. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  431. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  432. _ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
  433. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  434. do { \
  435. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>16; \
  436. _ezchip_macro_read_value_ &= 0x1;\
  437. } while(_ezchip_macro_read_value_!=0x1); \
  438. }
  439. #define _READ_RESET_STATUS_rstgen_rstn_vdec_apb_(_ezchip_macro_read_value_) { \
  440. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 17; \
  441. _ezchip_macro_read_value_ &= 0x1;\
  442. }
  443. #define _ASSERT_RESET_rstgen_rstn_vdec_apb_ { \
  444. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  445. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  446. _ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
  447. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  448. do { \
  449. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>17; \
  450. _ezchip_macro_read_value_ &= 0x1;\
  451. } while(_ezchip_macro_read_value_!=0x0); \
  452. }
  453. #define _CLEAR_RESET_rstgen_rstn_vdec_apb_ { \
  454. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  455. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  456. _ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
  457. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  458. do { \
  459. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>17; \
  460. _ezchip_macro_read_value_ &= 0x1;\
  461. } while(_ezchip_macro_read_value_!=0x1); \
  462. }
  463. #define _READ_RESET_STATUS_rstgen_rstn_jpeg_axi_(_ezchip_macro_read_value_) { \
  464. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 18; \
  465. _ezchip_macro_read_value_ &= 0x1;\
  466. }
  467. #define _ASSERT_RESET_rstgen_rstn_jpeg_axi_ { \
  468. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  469. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  470. _ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
  471. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  472. do { \
  473. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>18; \
  474. _ezchip_macro_read_value_ &= 0x1;\
  475. } while(_ezchip_macro_read_value_!=0x0); \
  476. }
  477. #define _CLEAR_RESET_rstgen_rstn_jpeg_axi_ { \
  478. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  479. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  480. _ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
  481. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  482. do { \
  483. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>18; \
  484. _ezchip_macro_read_value_ &= 0x1;\
  485. } while(_ezchip_macro_read_value_!=0x1); \
  486. }
  487. #define _READ_RESET_STATUS_rstgen_rstn_jpeg_cclk_(_ezchip_macro_read_value_) { \
  488. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 19; \
  489. _ezchip_macro_read_value_ &= 0x1;\
  490. }
  491. #define _ASSERT_RESET_rstgen_rstn_jpeg_cclk_ { \
  492. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  493. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  494. _ezchip_macro_read_value_ |= (0x1&0x1)<<19; \
  495. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  496. do { \
  497. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>19; \
  498. _ezchip_macro_read_value_ &= 0x1;\
  499. } while(_ezchip_macro_read_value_!=0x0); \
  500. }
  501. #define _CLEAR_RESET_rstgen_rstn_jpeg_cclk_ { \
  502. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  503. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  504. _ezchip_macro_read_value_ |= (0x0&0x1)<<19; \
  505. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  506. do { \
  507. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>19; \
  508. _ezchip_macro_read_value_ &= 0x1;\
  509. } while(_ezchip_macro_read_value_!=0x1); \
  510. }
  511. #define _READ_RESET_STATUS_rstgen_rstn_jpeg_apb_(_ezchip_macro_read_value_) { \
  512. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 20; \
  513. _ezchip_macro_read_value_ &= 0x1;\
  514. }
  515. #define _ASSERT_RESET_rstgen_rstn_jpeg_apb_ { \
  516. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  517. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  518. _ezchip_macro_read_value_ |= (0x1&0x1)<<20; \
  519. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  520. do { \
  521. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>20; \
  522. _ezchip_macro_read_value_ &= 0x1;\
  523. } while(_ezchip_macro_read_value_!=0x0); \
  524. }
  525. #define _CLEAR_RESET_rstgen_rstn_jpeg_apb_ { \
  526. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  527. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  528. _ezchip_macro_read_value_ |= (0x0&0x1)<<20; \
  529. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  530. do { \
  531. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>20; \
  532. _ezchip_macro_read_value_ &= 0x1;\
  533. } while(_ezchip_macro_read_value_!=0x1); \
  534. }
  535. #define _READ_RESET_STATUS_rstgen_rstn_jpcgc300_main_(_ezchip_macro_read_value_) { \
  536. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 21; \
  537. _ezchip_macro_read_value_ &= 0x1;\
  538. }
  539. #define _ASSERT_RESET_rstgen_rstn_jpcgc300_main_ { \
  540. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  541. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  542. _ezchip_macro_read_value_ |= (0x1&0x1)<<21; \
  543. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  544. do { \
  545. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>21; \
  546. _ezchip_macro_read_value_ &= 0x1;\
  547. } while(_ezchip_macro_read_value_!=0x0); \
  548. }
  549. #define _CLEAR_RESET_rstgen_rstn_jpcgc300_main_ { \
  550. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  551. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  552. _ezchip_macro_read_value_ |= (0x0&0x1)<<21; \
  553. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  554. do { \
  555. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>21; \
  556. _ezchip_macro_read_value_ &= 0x1;\
  557. } while(_ezchip_macro_read_value_!=0x1); \
  558. }
  559. #define _READ_RESET_STATUS_rstgen_rstn_gc300_2x_(_ezchip_macro_read_value_) { \
  560. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 22; \
  561. _ezchip_macro_read_value_ &= 0x1;\
  562. }
  563. #define _ASSERT_RESET_rstgen_rstn_gc300_2x_ { \
  564. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  565. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  566. _ezchip_macro_read_value_ |= (0x1&0x1)<<22; \
  567. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  568. do { \
  569. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>22; \
  570. _ezchip_macro_read_value_ &= 0x1;\
  571. } while(_ezchip_macro_read_value_!=0x0); \
  572. }
  573. #define _CLEAR_RESET_rstgen_rstn_gc300_2x_ { \
  574. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  575. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  576. _ezchip_macro_read_value_ |= (0x0&0x1)<<22; \
  577. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  578. do { \
  579. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>22; \
  580. _ezchip_macro_read_value_ &= 0x1;\
  581. } while(_ezchip_macro_read_value_!=0x1); \
  582. }
  583. #define _READ_RESET_STATUS_rstgen_rstn_gc300_axi_(_ezchip_macro_read_value_) { \
  584. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 23; \
  585. _ezchip_macro_read_value_ &= 0x1;\
  586. }
  587. #define _ASSERT_RESET_rstgen_rstn_gc300_axi_ { \
  588. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  589. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  590. _ezchip_macro_read_value_ |= (0x1&0x1)<<23; \
  591. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  592. do { \
  593. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>23; \
  594. _ezchip_macro_read_value_ &= 0x1;\
  595. } while(_ezchip_macro_read_value_!=0x0); \
  596. }
  597. #define _CLEAR_RESET_rstgen_rstn_gc300_axi_ { \
  598. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  599. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  600. _ezchip_macro_read_value_ |= (0x0&0x1)<<23; \
  601. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  602. do { \
  603. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>23; \
  604. _ezchip_macro_read_value_ &= 0x1;\
  605. } while(_ezchip_macro_read_value_!=0x1); \
  606. }
  607. #define _READ_RESET_STATUS_rstgen_rstn_gc300_ahb_(_ezchip_macro_read_value_) { \
  608. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 24; \
  609. _ezchip_macro_read_value_ &= 0x1;\
  610. }
  611. #define _ASSERT_RESET_rstgen_rstn_gc300_ahb_ { \
  612. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  613. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  614. _ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
  615. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  616. do { \
  617. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>24; \
  618. _ezchip_macro_read_value_ &= 0x1;\
  619. } while(_ezchip_macro_read_value_!=0x0); \
  620. }
  621. #define _CLEAR_RESET_rstgen_rstn_gc300_ahb_ { \
  622. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  623. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  624. _ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
  625. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  626. do { \
  627. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>24; \
  628. _ezchip_macro_read_value_ &= 0x1;\
  629. } while(_ezchip_macro_read_value_!=0x1); \
  630. }
  631. #define _READ_RESET_STATUS_rstgen_rstn_venc_axi_(_ezchip_macro_read_value_) { \
  632. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 25; \
  633. _ezchip_macro_read_value_ &= 0x1;\
  634. }
  635. #define _ASSERT_RESET_rstgen_rstn_venc_axi_ { \
  636. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  637. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  638. _ezchip_macro_read_value_ |= (0x1&0x1)<<25; \
  639. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  640. do { \
  641. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>25; \
  642. _ezchip_macro_read_value_ &= 0x1;\
  643. } while(_ezchip_macro_read_value_!=0x0); \
  644. }
  645. #define _CLEAR_RESET_rstgen_rstn_venc_axi_ { \
  646. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  647. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  648. _ezchip_macro_read_value_ |= (0x0&0x1)<<25; \
  649. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  650. do { \
  651. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>25; \
  652. _ezchip_macro_read_value_ &= 0x1;\
  653. } while(_ezchip_macro_read_value_!=0x1); \
  654. }
  655. #define _READ_RESET_STATUS_rstgen_rstn_vencbrg_main_(_ezchip_macro_read_value_) { \
  656. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 26; \
  657. _ezchip_macro_read_value_ &= 0x1;\
  658. }
  659. #define _ASSERT_RESET_rstgen_rstn_vencbrg_main_ { \
  660. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  661. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  662. _ezchip_macro_read_value_ |= (0x1&0x1)<<26; \
  663. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  664. do { \
  665. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>26; \
  666. _ezchip_macro_read_value_ &= 0x1;\
  667. } while(_ezchip_macro_read_value_!=0x0); \
  668. }
  669. #define _CLEAR_RESET_rstgen_rstn_vencbrg_main_ { \
  670. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  671. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  672. _ezchip_macro_read_value_ |= (0x0&0x1)<<26; \
  673. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  674. do { \
  675. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>26; \
  676. _ezchip_macro_read_value_ &= 0x1;\
  677. } while(_ezchip_macro_read_value_!=0x1); \
  678. }
  679. #define _READ_RESET_STATUS_rstgen_rstn_venc_bclk_(_ezchip_macro_read_value_) { \
  680. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 27; \
  681. _ezchip_macro_read_value_ &= 0x1;\
  682. }
  683. #define _ASSERT_RESET_rstgen_rstn_venc_bclk_ { \
  684. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  685. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  686. _ezchip_macro_read_value_ |= (0x1&0x1)<<27; \
  687. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  688. do { \
  689. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>27; \
  690. _ezchip_macro_read_value_ &= 0x1;\
  691. } while(_ezchip_macro_read_value_!=0x0); \
  692. }
  693. #define _CLEAR_RESET_rstgen_rstn_venc_bclk_ { \
  694. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  695. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  696. _ezchip_macro_read_value_ |= (0x0&0x1)<<27; \
  697. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  698. do { \
  699. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>27; \
  700. _ezchip_macro_read_value_ &= 0x1;\
  701. } while(_ezchip_macro_read_value_!=0x1); \
  702. }
  703. #define _READ_RESET_STATUS_rstgen_rstn_venc_cclk_(_ezchip_macro_read_value_) { \
  704. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 28; \
  705. _ezchip_macro_read_value_ &= 0x1;\
  706. }
  707. #define _ASSERT_RESET_rstgen_rstn_venc_cclk_ { \
  708. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  709. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  710. _ezchip_macro_read_value_ |= (0x1&0x1)<<28; \
  711. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  712. do { \
  713. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>28; \
  714. _ezchip_macro_read_value_ &= 0x1;\
  715. } while(_ezchip_macro_read_value_!=0x0); \
  716. }
  717. #define _CLEAR_RESET_rstgen_rstn_venc_cclk_ { \
  718. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  719. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  720. _ezchip_macro_read_value_ |= (0x0&0x1)<<28; \
  721. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  722. do { \
  723. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>28; \
  724. _ezchip_macro_read_value_ &= 0x1;\
  725. } while(_ezchip_macro_read_value_!=0x1); \
  726. }
  727. #define _READ_RESET_STATUS_rstgen_rstn_venc_apb_(_ezchip_macro_read_value_) { \
  728. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 29; \
  729. _ezchip_macro_read_value_ &= 0x1;\
  730. }
  731. #define _ASSERT_RESET_rstgen_rstn_venc_apb_ { \
  732. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  733. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  734. _ezchip_macro_read_value_ |= (0x1&0x1)<<29; \
  735. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  736. do { \
  737. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>29; \
  738. _ezchip_macro_read_value_ &= 0x1;\
  739. } while(_ezchip_macro_read_value_!=0x0); \
  740. }
  741. #define _CLEAR_RESET_rstgen_rstn_venc_apb_ { \
  742. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  743. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  744. _ezchip_macro_read_value_ |= (0x0&0x1)<<29; \
  745. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  746. do { \
  747. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>29; \
  748. _ezchip_macro_read_value_ &= 0x1;\
  749. } while(_ezchip_macro_read_value_!=0x1); \
  750. }
  751. #define _READ_RESET_STATUS_rstgen_rstn_ddrphy_apb_(_ezchip_macro_read_value_) { \
  752. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 30; \
  753. _ezchip_macro_read_value_ &= 0x1;\
  754. }
  755. #define _ASSERT_RESET_rstgen_rstn_ddrphy_apb_ { \
  756. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  757. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  758. _ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
  759. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  760. do { \
  761. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>30; \
  762. _ezchip_macro_read_value_ &= 0x1;\
  763. } while(_ezchip_macro_read_value_!=0x0); \
  764. }
  765. #define _CLEAR_RESET_rstgen_rstn_ddrphy_apb_ { \
  766. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  767. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  768. _ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
  769. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  770. do { \
  771. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>30; \
  772. _ezchip_macro_read_value_ &= 0x1;\
  773. } while(_ezchip_macro_read_value_!=0x1); \
  774. }
  775. #define _READ_RESET_STATUS_rstgen_rstn_noc_rob_(_ezchip_macro_read_value_) { \
  776. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 31; \
  777. _ezchip_macro_read_value_ &= 0x1;\
  778. }
  779. #define _ASSERT_RESET_rstgen_rstn_noc_rob_ { \
  780. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  781. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  782. _ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
  783. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  784. do { \
  785. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>31; \
  786. _ezchip_macro_read_value_ &= 0x1;\
  787. } while(_ezchip_macro_read_value_!=0x0); \
  788. }
  789. #define _CLEAR_RESET_rstgen_rstn_noc_rob_ { \
  790. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  791. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  792. _ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
  793. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  794. do { \
  795. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>31; \
  796. _ezchip_macro_read_value_ &= 0x1;\
  797. } while(_ezchip_macro_read_value_!=0x1); \
  798. }
  799. #define _READ_RESET_STATUS_rstgen_rstn_noc_cog_(_ezchip_macro_read_value_) { \
  800. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR); \
  801. _ezchip_macro_read_value_ &= 0x1;\
  802. }
  803. #define _ASSERT_RESET_rstgen_rstn_noc_cog_ { \
  804. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  805. _ezchip_macro_read_value_ &= ~(0x1); \
  806. _ezchip_macro_read_value_ |= (0x1&0x1); \
  807. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  808. do { \
  809. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR); \
  810. _ezchip_macro_read_value_ &= 0x1;\
  811. } while(_ezchip_macro_read_value_!=0x0); \
  812. }
  813. #define _CLEAR_RESET_rstgen_rstn_noc_cog_ { \
  814. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  815. _ezchip_macro_read_value_ &= ~(0x1); \
  816. _ezchip_macro_read_value_ |= (0x0&0x1); \
  817. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  818. do { \
  819. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR); \
  820. _ezchip_macro_read_value_ &= 0x1;\
  821. } while(_ezchip_macro_read_value_!=0x1); \
  822. }
  823. #define _READ_RESET_STATUS_rstgen_rstn_hifi4_axi_(_ezchip_macro_read_value_) { \
  824. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 1; \
  825. _ezchip_macro_read_value_ &= 0x1;\
  826. }
  827. #define _ASSERT_RESET_rstgen_rstn_hifi4_axi_ { \
  828. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  829. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  830. _ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
  831. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  832. do { \
  833. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>1; \
  834. _ezchip_macro_read_value_ &= 0x1;\
  835. } while(_ezchip_macro_read_value_!=0x0); \
  836. }
  837. #define _CLEAR_RESET_rstgen_rstn_hifi4_axi_ { \
  838. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  839. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  840. _ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
  841. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  842. do { \
  843. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>1; \
  844. _ezchip_macro_read_value_ &= 0x1;\
  845. } while(_ezchip_macro_read_value_!=0x1); \
  846. }
  847. #define _READ_RESET_STATUS_rstgen_rstn_hifi4noc_axi_(_ezchip_macro_read_value_) { \
  848. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 2; \
  849. _ezchip_macro_read_value_ &= 0x1;\
  850. }
  851. #define _ASSERT_RESET_rstgen_rstn_hifi4noc_axi_ { \
  852. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  853. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  854. _ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
  855. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  856. do { \
  857. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>2; \
  858. _ezchip_macro_read_value_ &= 0x1;\
  859. } while(_ezchip_macro_read_value_!=0x0); \
  860. }
  861. #define _CLEAR_RESET_rstgen_rstn_hifi4noc_axi_ { \
  862. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  863. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  864. _ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
  865. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  866. do { \
  867. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>2; \
  868. _ezchip_macro_read_value_ &= 0x1;\
  869. } while(_ezchip_macro_read_value_!=0x1); \
  870. }
  871. #define _READ_RESET_STATUS_rstgen_rst_hifi4_DReset_(_ezchip_macro_read_value_) { \
  872. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 3; \
  873. _ezchip_macro_read_value_ &= 0x1;\
  874. }
  875. #define _ASSERT_RESET_rstgen_rst_hifi4_DReset_ { \
  876. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  877. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  878. _ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
  879. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  880. do { \
  881. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>3; \
  882. _ezchip_macro_read_value_ &= 0x1;\
  883. } while(_ezchip_macro_read_value_!=0x1); \
  884. }
  885. #define _CLEAR_RESET_rstgen_rst_hifi4_DReset_ { \
  886. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  887. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  888. _ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
  889. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  890. do { \
  891. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>3; \
  892. _ezchip_macro_read_value_ &= 0x1;\
  893. } while(_ezchip_macro_read_value_!=0x0); \
  894. }
  895. #define _READ_RESET_STATUS_rstgen_rst_hifi4_Breset_(_ezchip_macro_read_value_) { \
  896. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 4; \
  897. _ezchip_macro_read_value_ &= 0x1;\
  898. }
  899. #define _ASSERT_RESET_rstgen_rst_hifi4_Breset_ { \
  900. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  901. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  902. _ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
  903. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  904. do { \
  905. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>4; \
  906. _ezchip_macro_read_value_ &= 0x1;\
  907. } while(_ezchip_macro_read_value_!=0x1); \
  908. }
  909. #define _CLEAR_RESET_rstgen_rst_hifi4_Breset_ { \
  910. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  911. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  912. _ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
  913. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  914. do { \
  915. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>4; \
  916. _ezchip_macro_read_value_ &= 0x1;\
  917. } while(_ezchip_macro_read_value_!=0x0); \
  918. }
  919. #define _READ_RESET_STATUS_rstgen_rstn_usb_axi_(_ezchip_macro_read_value_) { \
  920. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 5; \
  921. _ezchip_macro_read_value_ &= 0x1;\
  922. }
  923. #define _ASSERT_RESET_rstgen_rstn_usb_axi_ { \
  924. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  925. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  926. _ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
  927. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  928. do { \
  929. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>5; \
  930. _ezchip_macro_read_value_ &= 0x1;\
  931. } while(_ezchip_macro_read_value_!=0x0); \
  932. }
  933. #define _CLEAR_RESET_rstgen_rstn_usb_axi_ { \
  934. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  935. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  936. _ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
  937. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  938. do { \
  939. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>5; \
  940. _ezchip_macro_read_value_ &= 0x1;\
  941. } while(_ezchip_macro_read_value_!=0x1); \
  942. }
  943. #define _READ_RESET_STATUS_rstgen_rstn_usbnoc_axi_(_ezchip_macro_read_value_) { \
  944. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 6; \
  945. _ezchip_macro_read_value_ &= 0x1;\
  946. }
  947. #define _ASSERT_RESET_rstgen_rstn_usbnoc_axi_ { \
  948. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  949. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  950. _ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
  951. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  952. do { \
  953. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>6; \
  954. _ezchip_macro_read_value_ &= 0x1;\
  955. } while(_ezchip_macro_read_value_!=0x0); \
  956. }
  957. #define _CLEAR_RESET_rstgen_rstn_usbnoc_axi_ { \
  958. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  959. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  960. _ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
  961. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  962. do { \
  963. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>6; \
  964. _ezchip_macro_read_value_ &= 0x1;\
  965. } while(_ezchip_macro_read_value_!=0x1); \
  966. }
  967. #define _READ_RESET_STATUS_rstgen_rstn_sgdma1p_axi_(_ezchip_macro_read_value_) { \
  968. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 7; \
  969. _ezchip_macro_read_value_ &= 0x1;\
  970. }
  971. #define _ASSERT_RESET_rstgen_rstn_sgdma1p_axi_ { \
  972. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  973. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  974. _ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
  975. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  976. do { \
  977. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>7; \
  978. _ezchip_macro_read_value_ &= 0x1;\
  979. } while(_ezchip_macro_read_value_!=0x0); \
  980. }
  981. #define _CLEAR_RESET_rstgen_rstn_sgdma1p_axi_ { \
  982. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  983. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  984. _ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
  985. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  986. do { \
  987. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>7; \
  988. _ezchip_macro_read_value_ &= 0x1;\
  989. } while(_ezchip_macro_read_value_!=0x1); \
  990. }
  991. #define _READ_RESET_STATUS_rstgen_rstn_dma1p_axi_(_ezchip_macro_read_value_) { \
  992. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 8; \
  993. _ezchip_macro_read_value_ &= 0x1;\
  994. }
  995. #define _ASSERT_RESET_rstgen_rstn_dma1p_axi_ { \
  996. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  997. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  998. _ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
  999. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1000. do { \
  1001. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>8; \
  1002. _ezchip_macro_read_value_ &= 0x1;\
  1003. } while(_ezchip_macro_read_value_!=0x0); \
  1004. }
  1005. #define _CLEAR_RESET_rstgen_rstn_dma1p_axi_ { \
  1006. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1007. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  1008. _ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
  1009. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1010. do { \
  1011. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>8; \
  1012. _ezchip_macro_read_value_ &= 0x1;\
  1013. } while(_ezchip_macro_read_value_!=0x1); \
  1014. }
  1015. #define _READ_RESET_STATUS_rstgen_rstn_x2c_axi_(_ezchip_macro_read_value_) { \
  1016. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 9; \
  1017. _ezchip_macro_read_value_ &= 0x1;\
  1018. }
  1019. #define _ASSERT_RESET_rstgen_rstn_x2c_axi_ { \
  1020. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1021. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  1022. _ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
  1023. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1024. do { \
  1025. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>9; \
  1026. _ezchip_macro_read_value_ &= 0x1;\
  1027. } while(_ezchip_macro_read_value_!=0x0); \
  1028. }
  1029. #define _CLEAR_RESET_rstgen_rstn_x2c_axi_ { \
  1030. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1031. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  1032. _ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
  1033. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1034. do { \
  1035. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>9; \
  1036. _ezchip_macro_read_value_ &= 0x1;\
  1037. } while(_ezchip_macro_read_value_!=0x1); \
  1038. }
  1039. #define _READ_RESET_STATUS_rstgen_rstn_nne_ahb_(_ezchip_macro_read_value_) { \
  1040. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 10; \
  1041. _ezchip_macro_read_value_ &= 0x1;\
  1042. }
  1043. #define _ASSERT_RESET_rstgen_rstn_nne_ahb_ { \
  1044. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1045. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  1046. _ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
  1047. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1048. do { \
  1049. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>10; \
  1050. _ezchip_macro_read_value_ &= 0x1;\
  1051. } while(_ezchip_macro_read_value_!=0x0); \
  1052. }
  1053. #define _CLEAR_RESET_rstgen_rstn_nne_ahb_ { \
  1054. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1055. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  1056. _ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
  1057. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1058. do { \
  1059. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>10; \
  1060. _ezchip_macro_read_value_ &= 0x1;\
  1061. } while(_ezchip_macro_read_value_!=0x1); \
  1062. }
  1063. #define _READ_RESET_STATUS_rstgen_rstn_nne_axi_(_ezchip_macro_read_value_) { \
  1064. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 11; \
  1065. _ezchip_macro_read_value_ &= 0x1;\
  1066. }
  1067. #define _ASSERT_RESET_rstgen_rstn_nne_axi_ { \
  1068. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1069. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  1070. _ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
  1071. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1072. do { \
  1073. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>11; \
  1074. _ezchip_macro_read_value_ &= 0x1;\
  1075. } while(_ezchip_macro_read_value_!=0x0); \
  1076. }
  1077. #define _CLEAR_RESET_rstgen_rstn_nne_axi_ { \
  1078. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1079. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  1080. _ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
  1081. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1082. do { \
  1083. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>11; \
  1084. _ezchip_macro_read_value_ &= 0x1;\
  1085. } while(_ezchip_macro_read_value_!=0x1); \
  1086. }
  1087. #define _READ_RESET_STATUS_rstgen_rstn_nnenoc_axi_(_ezchip_macro_read_value_) { \
  1088. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 12; \
  1089. _ezchip_macro_read_value_ &= 0x1;\
  1090. }
  1091. #define _ASSERT_RESET_rstgen_rstn_nnenoc_axi_ { \
  1092. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1093. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  1094. _ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
  1095. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1096. do { \
  1097. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>12; \
  1098. _ezchip_macro_read_value_ &= 0x1;\
  1099. } while(_ezchip_macro_read_value_!=0x0); \
  1100. }
  1101. #define _CLEAR_RESET_rstgen_rstn_nnenoc_axi_ { \
  1102. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1103. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  1104. _ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
  1105. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1106. do { \
  1107. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>12; \
  1108. _ezchip_macro_read_value_ &= 0x1;\
  1109. } while(_ezchip_macro_read_value_!=0x1); \
  1110. }
  1111. #define _READ_RESET_STATUS_rstgen_rstn_dlaslv_axi_(_ezchip_macro_read_value_) { \
  1112. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 13; \
  1113. _ezchip_macro_read_value_ &= 0x1;\
  1114. }
  1115. #define _ASSERT_RESET_rstgen_rstn_dlaslv_axi_ { \
  1116. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1117. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  1118. _ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
  1119. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1120. do { \
  1121. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>13; \
  1122. _ezchip_macro_read_value_ &= 0x1;\
  1123. } while(_ezchip_macro_read_value_!=0x0); \
  1124. }
  1125. #define _CLEAR_RESET_rstgen_rstn_dlaslv_axi_ { \
  1126. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1127. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  1128. _ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
  1129. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1130. do { \
  1131. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>13; \
  1132. _ezchip_macro_read_value_ &= 0x1;\
  1133. } while(_ezchip_macro_read_value_!=0x1); \
  1134. }
  1135. #define _READ_RESET_STATUS_rstgen_rstn_dspx2c_axi_(_ezchip_macro_read_value_) { \
  1136. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 14; \
  1137. _ezchip_macro_read_value_ &= 0x1;\
  1138. }
  1139. #define _ASSERT_RESET_rstgen_rstn_dspx2c_axi_ { \
  1140. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1141. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  1142. _ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
  1143. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1144. do { \
  1145. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>14; \
  1146. _ezchip_macro_read_value_ &= 0x1;\
  1147. } while(_ezchip_macro_read_value_!=0x0); \
  1148. }
  1149. #define _CLEAR_RESET_rstgen_rstn_dspx2c_axi_ { \
  1150. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1151. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  1152. _ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
  1153. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1154. do { \
  1155. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>14; \
  1156. _ezchip_macro_read_value_ &= 0x1;\
  1157. } while(_ezchip_macro_read_value_!=0x1); \
  1158. }
  1159. #define _READ_RESET_STATUS_rstgen_rstn_vin_src_(_ezchip_macro_read_value_) { \
  1160. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 15; \
  1161. _ezchip_macro_read_value_ &= 0x1;\
  1162. }
  1163. #define _ASSERT_RESET_rstgen_rstn_vin_src_ { \
  1164. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1165. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  1166. _ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
  1167. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1168. do { \
  1169. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>15; \
  1170. _ezchip_macro_read_value_ &= 0x1;\
  1171. } while(_ezchip_macro_read_value_!=0x0); \
  1172. }
  1173. #define _CLEAR_RESET_rstgen_rstn_vin_src_ { \
  1174. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1175. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  1176. _ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
  1177. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1178. do { \
  1179. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>15; \
  1180. _ezchip_macro_read_value_ &= 0x1;\
  1181. } while(_ezchip_macro_read_value_!=0x1); \
  1182. }
  1183. #define _READ_RESET_STATUS_rstgen_rstn_ispslv_axi_(_ezchip_macro_read_value_) { \
  1184. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 16; \
  1185. _ezchip_macro_read_value_ &= 0x1;\
  1186. }
  1187. #define _ASSERT_RESET_rstgen_rstn_ispslv_axi_ { \
  1188. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1189. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  1190. _ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
  1191. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1192. do { \
  1193. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>16; \
  1194. _ezchip_macro_read_value_ &= 0x1;\
  1195. } while(_ezchip_macro_read_value_!=0x0); \
  1196. }
  1197. #define _CLEAR_RESET_rstgen_rstn_ispslv_axi_ { \
  1198. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1199. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  1200. _ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
  1201. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1202. do { \
  1203. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>16; \
  1204. _ezchip_macro_read_value_ &= 0x1;\
  1205. } while(_ezchip_macro_read_value_!=0x1); \
  1206. }
  1207. #define _READ_RESET_STATUS_rstgen_rstn_vin_axi_(_ezchip_macro_read_value_) { \
  1208. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 17; \
  1209. _ezchip_macro_read_value_ &= 0x1;\
  1210. }
  1211. #define _ASSERT_RESET_rstgen_rstn_vin_axi_ { \
  1212. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1213. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  1214. _ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
  1215. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1216. do { \
  1217. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>17; \
  1218. _ezchip_macro_read_value_ &= 0x1;\
  1219. } while(_ezchip_macro_read_value_!=0x0); \
  1220. }
  1221. #define _CLEAR_RESET_rstgen_rstn_vin_axi_ { \
  1222. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1223. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  1224. _ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
  1225. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1226. do { \
  1227. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>17; \
  1228. _ezchip_macro_read_value_ &= 0x1;\
  1229. } while(_ezchip_macro_read_value_!=0x1); \
  1230. }
  1231. #define _READ_RESET_STATUS_rstgen_rstn_vinnoc_axi_(_ezchip_macro_read_value_) { \
  1232. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 18; \
  1233. _ezchip_macro_read_value_ &= 0x1;\
  1234. }
  1235. #define _ASSERT_RESET_rstgen_rstn_vinnoc_axi_ { \
  1236. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1237. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  1238. _ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
  1239. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1240. do { \
  1241. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>18; \
  1242. _ezchip_macro_read_value_ &= 0x1;\
  1243. } while(_ezchip_macro_read_value_!=0x0); \
  1244. }
  1245. #define _CLEAR_RESET_rstgen_rstn_vinnoc_axi_ { \
  1246. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1247. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  1248. _ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
  1249. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1250. do { \
  1251. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>18; \
  1252. _ezchip_macro_read_value_ &= 0x1;\
  1253. } while(_ezchip_macro_read_value_!=0x1); \
  1254. }
  1255. #define _READ_RESET_STATUS_rstgen_rstn_isp0_axi_(_ezchip_macro_read_value_) { \
  1256. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 19; \
  1257. _ezchip_macro_read_value_ &= 0x1;\
  1258. }
  1259. #define _ASSERT_RESET_rstgen_rstn_isp0_axi_ { \
  1260. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1261. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  1262. _ezchip_macro_read_value_ |= (0x1&0x1)<<19; \
  1263. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1264. do { \
  1265. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>19; \
  1266. _ezchip_macro_read_value_ &= 0x1;\
  1267. } while(_ezchip_macro_read_value_!=0x0); \
  1268. }
  1269. #define _CLEAR_RESET_rstgen_rstn_isp0_axi_ { \
  1270. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1271. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  1272. _ezchip_macro_read_value_ |= (0x0&0x1)<<19; \
  1273. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1274. do { \
  1275. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>19; \
  1276. _ezchip_macro_read_value_ &= 0x1;\
  1277. } while(_ezchip_macro_read_value_!=0x1); \
  1278. }
  1279. #define _READ_RESET_STATUS_rstgen_rstn_isp0noc_axi_(_ezchip_macro_read_value_) { \
  1280. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 20; \
  1281. _ezchip_macro_read_value_ &= 0x1;\
  1282. }
  1283. #define _ASSERT_RESET_rstgen_rstn_isp0noc_axi_ { \
  1284. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1285. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  1286. _ezchip_macro_read_value_ |= (0x1&0x1)<<20; \
  1287. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1288. do { \
  1289. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>20; \
  1290. _ezchip_macro_read_value_ &= 0x1;\
  1291. } while(_ezchip_macro_read_value_!=0x0); \
  1292. }
  1293. #define _CLEAR_RESET_rstgen_rstn_isp0noc_axi_ { \
  1294. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1295. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  1296. _ezchip_macro_read_value_ |= (0x0&0x1)<<20; \
  1297. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1298. do { \
  1299. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>20; \
  1300. _ezchip_macro_read_value_ &= 0x1;\
  1301. } while(_ezchip_macro_read_value_!=0x1); \
  1302. }
  1303. #define _READ_RESET_STATUS_rstgen_rstn_isp1_axi_(_ezchip_macro_read_value_) { \
  1304. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 21; \
  1305. _ezchip_macro_read_value_ &= 0x1;\
  1306. }
  1307. #define _ASSERT_RESET_rstgen_rstn_isp1_axi_ { \
  1308. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1309. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  1310. _ezchip_macro_read_value_ |= (0x1&0x1)<<21; \
  1311. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1312. do { \
  1313. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>21; \
  1314. _ezchip_macro_read_value_ &= 0x1;\
  1315. } while(_ezchip_macro_read_value_!=0x0); \
  1316. }
  1317. #define _CLEAR_RESET_rstgen_rstn_isp1_axi_ { \
  1318. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1319. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  1320. _ezchip_macro_read_value_ |= (0x0&0x1)<<21; \
  1321. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1322. do { \
  1323. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>21; \
  1324. _ezchip_macro_read_value_ &= 0x1;\
  1325. } while(_ezchip_macro_read_value_!=0x1); \
  1326. }
  1327. #define _READ_RESET_STATUS_rstgen_rstn_isp1noc_axi_(_ezchip_macro_read_value_) { \
  1328. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 22; \
  1329. _ezchip_macro_read_value_ &= 0x1;\
  1330. }
  1331. #define _ASSERT_RESET_rstgen_rstn_isp1noc_axi_ { \
  1332. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1333. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  1334. _ezchip_macro_read_value_ |= (0x1&0x1)<<22; \
  1335. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1336. do { \
  1337. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>22; \
  1338. _ezchip_macro_read_value_ &= 0x1;\
  1339. } while(_ezchip_macro_read_value_!=0x0); \
  1340. }
  1341. #define _CLEAR_RESET_rstgen_rstn_isp1noc_axi_ { \
  1342. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1343. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  1344. _ezchip_macro_read_value_ |= (0x0&0x1)<<22; \
  1345. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1346. do { \
  1347. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>22; \
  1348. _ezchip_macro_read_value_ &= 0x1;\
  1349. } while(_ezchip_macro_read_value_!=0x1); \
  1350. }
  1351. #define _READ_RESET_STATUS_rstgen_rstn_vout_src_(_ezchip_macro_read_value_) { \
  1352. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 23; \
  1353. _ezchip_macro_read_value_ &= 0x1;\
  1354. }
  1355. #define _ASSERT_RESET_rstgen_rstn_vout_src_ { \
  1356. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1357. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  1358. _ezchip_macro_read_value_ |= (0x1&0x1)<<23; \
  1359. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1360. do { \
  1361. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>23; \
  1362. _ezchip_macro_read_value_ &= 0x1;\
  1363. } while(_ezchip_macro_read_value_!=0x0); \
  1364. }
  1365. #define _CLEAR_RESET_rstgen_rstn_vout_src_ { \
  1366. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1367. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  1368. _ezchip_macro_read_value_ |= (0x0&0x1)<<23; \
  1369. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1370. do { \
  1371. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>23; \
  1372. _ezchip_macro_read_value_ &= 0x1;\
  1373. } while(_ezchip_macro_read_value_!=0x1); \
  1374. }
  1375. #define _READ_RESET_STATUS_rstgen_rstn_disp_axi_(_ezchip_macro_read_value_) { \
  1376. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 24; \
  1377. _ezchip_macro_read_value_ &= 0x1;\
  1378. }
  1379. #define _ASSERT_RESET_rstgen_rstn_disp_axi_ { \
  1380. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1381. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  1382. _ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
  1383. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1384. do { \
  1385. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>24; \
  1386. _ezchip_macro_read_value_ &= 0x1;\
  1387. } while(_ezchip_macro_read_value_!=0x0); \
  1388. }
  1389. #define _CLEAR_RESET_rstgen_rstn_disp_axi_ { \
  1390. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1391. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  1392. _ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
  1393. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1394. do { \
  1395. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>24; \
  1396. _ezchip_macro_read_value_ &= 0x1;\
  1397. } while(_ezchip_macro_read_value_!=0x1); \
  1398. }
  1399. #define _READ_RESET_STATUS_rstgen_rstn_dispnoc_axi_(_ezchip_macro_read_value_) { \
  1400. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 25; \
  1401. _ezchip_macro_read_value_ &= 0x1;\
  1402. }
  1403. #define _ASSERT_RESET_rstgen_rstn_dispnoc_axi_ { \
  1404. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1405. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  1406. _ezchip_macro_read_value_ |= (0x1&0x1)<<25; \
  1407. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1408. do { \
  1409. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>25; \
  1410. _ezchip_macro_read_value_ &= 0x1;\
  1411. } while(_ezchip_macro_read_value_!=0x0); \
  1412. }
  1413. #define _CLEAR_RESET_rstgen_rstn_dispnoc_axi_ { \
  1414. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1415. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  1416. _ezchip_macro_read_value_ |= (0x0&0x1)<<25; \
  1417. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1418. do { \
  1419. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>25; \
  1420. _ezchip_macro_read_value_ &= 0x1;\
  1421. } while(_ezchip_macro_read_value_!=0x1); \
  1422. }
  1423. #define _READ_RESET_STATUS_rstgen_rstn_sdio0_ahb_(_ezchip_macro_read_value_) { \
  1424. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 26; \
  1425. _ezchip_macro_read_value_ &= 0x1;\
  1426. }
  1427. #define _ASSERT_RESET_rstgen_rstn_sdio0_ahb_ { \
  1428. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1429. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  1430. _ezchip_macro_read_value_ |= (0x1&0x1)<<26; \
  1431. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1432. do { \
  1433. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>26; \
  1434. _ezchip_macro_read_value_ &= 0x1;\
  1435. } while(_ezchip_macro_read_value_!=0x0); \
  1436. }
  1437. #define _CLEAR_RESET_rstgen_rstn_sdio0_ahb_ { \
  1438. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1439. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  1440. _ezchip_macro_read_value_ |= (0x0&0x1)<<26; \
  1441. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1442. do { \
  1443. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>26; \
  1444. _ezchip_macro_read_value_ &= 0x1;\
  1445. } while(_ezchip_macro_read_value_!=0x1); \
  1446. }
  1447. #define _READ_RESET_STATUS_rstgen_rstn_sdio1_ahb_(_ezchip_macro_read_value_) { \
  1448. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 27; \
  1449. _ezchip_macro_read_value_ &= 0x1;\
  1450. }
  1451. #define _ASSERT_RESET_rstgen_rstn_sdio1_ahb_ { \
  1452. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1453. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  1454. _ezchip_macro_read_value_ |= (0x1&0x1)<<27; \
  1455. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1456. do { \
  1457. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>27; \
  1458. _ezchip_macro_read_value_ &= 0x1;\
  1459. } while(_ezchip_macro_read_value_!=0x0); \
  1460. }
  1461. #define _CLEAR_RESET_rstgen_rstn_sdio1_ahb_ { \
  1462. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1463. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  1464. _ezchip_macro_read_value_ |= (0x0&0x1)<<27; \
  1465. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1466. do { \
  1467. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>27; \
  1468. _ezchip_macro_read_value_ &= 0x1;\
  1469. } while(_ezchip_macro_read_value_!=0x1); \
  1470. }
  1471. #define _READ_RESET_STATUS_rstgen_rstn_gmac_ahb_(_ezchip_macro_read_value_) { \
  1472. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 28; \
  1473. _ezchip_macro_read_value_ &= 0x1;\
  1474. }
  1475. #define _ASSERT_RESET_rstgen_rstn_gmac_ahb_ { \
  1476. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1477. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  1478. _ezchip_macro_read_value_ |= (0x1&0x1)<<28; \
  1479. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1480. do { \
  1481. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>28; \
  1482. _ezchip_macro_read_value_ &= 0x1;\
  1483. } while(_ezchip_macro_read_value_!=0x0); \
  1484. }
  1485. #define _CLEAR_RESET_rstgen_rstn_gmac_ahb_ { \
  1486. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1487. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  1488. _ezchip_macro_read_value_ |= (0x0&0x1)<<28; \
  1489. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1490. do { \
  1491. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>28; \
  1492. _ezchip_macro_read_value_ &= 0x1;\
  1493. } while(_ezchip_macro_read_value_!=0x1); \
  1494. }
  1495. #define _READ_RESET_STATUS_rstgen_rstn_spi2ahb_ahb_(_ezchip_macro_read_value_) { \
  1496. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 29; \
  1497. _ezchip_macro_read_value_ &= 0x1;\
  1498. }
  1499. #define _ASSERT_RESET_rstgen_rstn_spi2ahb_ahb_ { \
  1500. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1501. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  1502. _ezchip_macro_read_value_ |= (0x1&0x1)<<29; \
  1503. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1504. do { \
  1505. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>29; \
  1506. _ezchip_macro_read_value_ &= 0x1;\
  1507. } while(_ezchip_macro_read_value_!=0x0); \
  1508. }
  1509. #define _CLEAR_RESET_rstgen_rstn_spi2ahb_ahb_ { \
  1510. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1511. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  1512. _ezchip_macro_read_value_ |= (0x0&0x1)<<29; \
  1513. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1514. do { \
  1515. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>29; \
  1516. _ezchip_macro_read_value_ &= 0x1;\
  1517. } while(_ezchip_macro_read_value_!=0x1); \
  1518. }
  1519. #define _READ_RESET_STATUS_rstgen_rstn_spi2ahb_core_(_ezchip_macro_read_value_) { \
  1520. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 30; \
  1521. _ezchip_macro_read_value_ &= 0x1;\
  1522. }
  1523. #define _ASSERT_RESET_rstgen_rstn_spi2ahb_core_ { \
  1524. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1525. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  1526. _ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
  1527. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1528. do { \
  1529. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>30; \
  1530. _ezchip_macro_read_value_ &= 0x1;\
  1531. } while(_ezchip_macro_read_value_!=0x0); \
  1532. }
  1533. #define _CLEAR_RESET_rstgen_rstn_spi2ahb_core_ { \
  1534. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1535. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  1536. _ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
  1537. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1538. do { \
  1539. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>30; \
  1540. _ezchip_macro_read_value_ &= 0x1;\
  1541. } while(_ezchip_macro_read_value_!=0x1); \
  1542. }
  1543. #define _READ_RESET_STATUS_rstgen_rstn_ezmaster_ahb_(_ezchip_macro_read_value_) { \
  1544. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 31; \
  1545. _ezchip_macro_read_value_ &= 0x1;\
  1546. }
  1547. #define _ASSERT_RESET_rstgen_rstn_ezmaster_ahb_ { \
  1548. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1549. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  1550. _ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
  1551. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1552. do { \
  1553. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>31; \
  1554. _ezchip_macro_read_value_ &= 0x1;\
  1555. } while(_ezchip_macro_read_value_!=0x0); \
  1556. }
  1557. #define _CLEAR_RESET_rstgen_rstn_ezmaster_ahb_ { \
  1558. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1559. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  1560. _ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
  1561. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1562. do { \
  1563. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>31; \
  1564. _ezchip_macro_read_value_ &= 0x1;\
  1565. } while(_ezchip_macro_read_value_!=0x1); \
  1566. }
  1567. #define _READ_RESET_STATUS_rstgen_rst_e24_(_ezchip_macro_read_value_) { \
  1568. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR); \
  1569. _ezchip_macro_read_value_ &= 0x1;\
  1570. }
  1571. #define _ASSERT_RESET_rstgen_rst_e24_ { \
  1572. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1573. _ezchip_macro_read_value_ &= ~(0x1); \
  1574. _ezchip_macro_read_value_ |= (0x1&0x1); \
  1575. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1576. do { \
  1577. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR); \
  1578. _ezchip_macro_read_value_ &= 0x1;\
  1579. } while(_ezchip_macro_read_value_!=0x1); \
  1580. }
  1581. #define _CLEAR_RESET_rstgen_rst_e24_ { \
  1582. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1583. _ezchip_macro_read_value_ &= ~(0x1); \
  1584. _ezchip_macro_read_value_ |= (0x0&0x1); \
  1585. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1586. do { \
  1587. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR); \
  1588. _ezchip_macro_read_value_ &= 0x1;\
  1589. } while(_ezchip_macro_read_value_!=0x0); \
  1590. }
  1591. #define _READ_RESET_STATUS_rstgen_rstn_qspi_ahb_(_ezchip_macro_read_value_) { \
  1592. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 1; \
  1593. _ezchip_macro_read_value_ &= 0x1;\
  1594. }
  1595. #define _ASSERT_RESET_rstgen_rstn_qspi_ahb_ { \
  1596. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1597. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  1598. _ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
  1599. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1600. do { \
  1601. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>1; \
  1602. _ezchip_macro_read_value_ &= 0x1;\
  1603. } while(_ezchip_macro_read_value_!=0x0); \
  1604. }
  1605. #define _CLEAR_RESET_rstgen_rstn_qspi_ahb_ { \
  1606. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1607. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  1608. _ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
  1609. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1610. do { \
  1611. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>1; \
  1612. _ezchip_macro_read_value_ &= 0x1;\
  1613. } while(_ezchip_macro_read_value_!=0x1); \
  1614. }
  1615. #define _READ_RESET_STATUS_rstgen_rstn_qspi_core_(_ezchip_macro_read_value_) { \
  1616. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 2; \
  1617. _ezchip_macro_read_value_ &= 0x1;\
  1618. }
  1619. #define _ASSERT_RESET_rstgen_rstn_qspi_core_ { \
  1620. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1621. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  1622. _ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
  1623. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1624. do { \
  1625. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>2; \
  1626. _ezchip_macro_read_value_ &= 0x1;\
  1627. } while(_ezchip_macro_read_value_!=0x0); \
  1628. }
  1629. #define _CLEAR_RESET_rstgen_rstn_qspi_core_ { \
  1630. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1631. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  1632. _ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
  1633. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1634. do { \
  1635. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>2; \
  1636. _ezchip_macro_read_value_ &= 0x1;\
  1637. } while(_ezchip_macro_read_value_!=0x1); \
  1638. }
  1639. #define _READ_RESET_STATUS_rstgen_rstn_qspi_apb_(_ezchip_macro_read_value_) { \
  1640. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 3; \
  1641. _ezchip_macro_read_value_ &= 0x1;\
  1642. }
  1643. #define _ASSERT_RESET_rstgen_rstn_qspi_apb_ { \
  1644. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1645. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  1646. _ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
  1647. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1648. do { \
  1649. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>3; \
  1650. _ezchip_macro_read_value_ &= 0x1;\
  1651. } while(_ezchip_macro_read_value_!=0x0); \
  1652. }
  1653. #define _CLEAR_RESET_rstgen_rstn_qspi_apb_ { \
  1654. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1655. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  1656. _ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
  1657. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1658. do { \
  1659. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>3; \
  1660. _ezchip_macro_read_value_ &= 0x1;\
  1661. } while(_ezchip_macro_read_value_!=0x1); \
  1662. }
  1663. #define _READ_RESET_STATUS_rstgen_rstn_sec_ahb_(_ezchip_macro_read_value_) { \
  1664. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 4; \
  1665. _ezchip_macro_read_value_ &= 0x1;\
  1666. }
  1667. #define _ASSERT_RESET_rstgen_rstn_sec_ahb_ { \
  1668. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1669. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  1670. _ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
  1671. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1672. do { \
  1673. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>4; \
  1674. _ezchip_macro_read_value_ &= 0x1;\
  1675. } while(_ezchip_macro_read_value_!=0x0); \
  1676. }
  1677. #define _CLEAR_RESET_rstgen_rstn_sec_ahb_ { \
  1678. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1679. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  1680. _ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
  1681. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1682. do { \
  1683. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>4; \
  1684. _ezchip_macro_read_value_ &= 0x1;\
  1685. } while(_ezchip_macro_read_value_!=0x1); \
  1686. }
  1687. #define _READ_RESET_STATUS_rstgen_rstn_aes_(_ezchip_macro_read_value_) { \
  1688. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 5; \
  1689. _ezchip_macro_read_value_ &= 0x1;\
  1690. }
  1691. #define _ASSERT_RESET_rstgen_rstn_aes_ { \
  1692. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1693. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  1694. _ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
  1695. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1696. do { \
  1697. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>5; \
  1698. _ezchip_macro_read_value_ &= 0x1;\
  1699. } while(_ezchip_macro_read_value_!=0x0); \
  1700. }
  1701. #define _CLEAR_RESET_rstgen_rstn_aes_ { \
  1702. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1703. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  1704. _ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
  1705. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1706. do { \
  1707. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>5; \
  1708. _ezchip_macro_read_value_ &= 0x1;\
  1709. } while(_ezchip_macro_read_value_!=0x1); \
  1710. }
  1711. #define _READ_RESET_STATUS_rstgen_rstn_pka_(_ezchip_macro_read_value_) { \
  1712. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 6; \
  1713. _ezchip_macro_read_value_ &= 0x1;\
  1714. }
  1715. #define _ASSERT_RESET_rstgen_rstn_pka_ { \
  1716. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1717. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  1718. _ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
  1719. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1720. do { \
  1721. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>6; \
  1722. _ezchip_macro_read_value_ &= 0x1;\
  1723. } while(_ezchip_macro_read_value_!=0x0); \
  1724. }
  1725. #define _CLEAR_RESET_rstgen_rstn_pka_ { \
  1726. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1727. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  1728. _ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
  1729. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1730. do { \
  1731. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>6; \
  1732. _ezchip_macro_read_value_ &= 0x1;\
  1733. } while(_ezchip_macro_read_value_!=0x1); \
  1734. }
  1735. #define _READ_RESET_STATUS_rstgen_rstn_sha_(_ezchip_macro_read_value_) { \
  1736. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 7; \
  1737. _ezchip_macro_read_value_ &= 0x1;\
  1738. }
  1739. #define _ASSERT_RESET_rstgen_rstn_sha_ { \
  1740. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1741. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  1742. _ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
  1743. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1744. do { \
  1745. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>7; \
  1746. _ezchip_macro_read_value_ &= 0x1;\
  1747. } while(_ezchip_macro_read_value_!=0x0); \
  1748. }
  1749. #define _CLEAR_RESET_rstgen_rstn_sha_ { \
  1750. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1751. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  1752. _ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
  1753. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1754. do { \
  1755. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>7; \
  1756. _ezchip_macro_read_value_ &= 0x1;\
  1757. } while(_ezchip_macro_read_value_!=0x1); \
  1758. }
  1759. #define _READ_RESET_STATUS_rstgen_rstn_trng_apb_(_ezchip_macro_read_value_) { \
  1760. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 8; \
  1761. _ezchip_macro_read_value_ &= 0x1;\
  1762. }
  1763. #define _ASSERT_RESET_rstgen_rstn_trng_apb_ { \
  1764. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1765. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  1766. _ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
  1767. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1768. do { \
  1769. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>8; \
  1770. _ezchip_macro_read_value_ &= 0x1;\
  1771. } while(_ezchip_macro_read_value_!=0x0); \
  1772. }
  1773. #define _CLEAR_RESET_rstgen_rstn_trng_apb_ { \
  1774. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1775. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  1776. _ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
  1777. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1778. do { \
  1779. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>8; \
  1780. _ezchip_macro_read_value_ &= 0x1;\
  1781. } while(_ezchip_macro_read_value_!=0x1); \
  1782. }
  1783. #define _READ_RESET_STATUS_rstgen_rstn_otp_apb_(_ezchip_macro_read_value_) { \
  1784. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 9; \
  1785. _ezchip_macro_read_value_ &= 0x1;\
  1786. }
  1787. #define _ASSERT_RESET_rstgen_rstn_otp_apb_ { \
  1788. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1789. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  1790. _ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
  1791. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1792. do { \
  1793. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>9; \
  1794. _ezchip_macro_read_value_ &= 0x1;\
  1795. } while(_ezchip_macro_read_value_!=0x0); \
  1796. }
  1797. #define _CLEAR_RESET_rstgen_rstn_otp_apb_ { \
  1798. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1799. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  1800. _ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
  1801. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1802. do { \
  1803. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>9; \
  1804. _ezchip_macro_read_value_ &= 0x1;\
  1805. } while(_ezchip_macro_read_value_!=0x1); \
  1806. }
  1807. #define _READ_RESET_STATUS_rstgen_rstn_uart0_apb_(_ezchip_macro_read_value_) { \
  1808. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 10; \
  1809. _ezchip_macro_read_value_ &= 0x1;\
  1810. }
  1811. #define _ASSERT_RESET_rstgen_rstn_uart0_apb_ { \
  1812. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1813. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  1814. _ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
  1815. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1816. do { \
  1817. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>10; \
  1818. _ezchip_macro_read_value_ &= 0x1;\
  1819. } while(_ezchip_macro_read_value_!=0x0); \
  1820. }
  1821. #define _CLEAR_RESET_rstgen_rstn_uart0_apb_ { \
  1822. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1823. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  1824. _ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
  1825. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1826. do { \
  1827. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>10; \
  1828. _ezchip_macro_read_value_ &= 0x1;\
  1829. } while(_ezchip_macro_read_value_!=0x1); \
  1830. }
  1831. #define _READ_RESET_STATUS_rstgen_rstn_uart0_core_(_ezchip_macro_read_value_) { \
  1832. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 11; \
  1833. _ezchip_macro_read_value_ &= 0x1;\
  1834. }
  1835. #define _ASSERT_RESET_rstgen_rstn_uart0_core_ { \
  1836. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1837. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  1838. _ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
  1839. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1840. do { \
  1841. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>11; \
  1842. _ezchip_macro_read_value_ &= 0x1;\
  1843. } while(_ezchip_macro_read_value_!=0x0); \
  1844. }
  1845. #define _CLEAR_RESET_rstgen_rstn_uart0_core_ { \
  1846. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1847. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  1848. _ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
  1849. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1850. do { \
  1851. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>11; \
  1852. _ezchip_macro_read_value_ &= 0x1;\
  1853. } while(_ezchip_macro_read_value_!=0x1); \
  1854. }
  1855. #define _READ_RESET_STATUS_rstgen_rstn_uart1_apb_(_ezchip_macro_read_value_) { \
  1856. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 12; \
  1857. _ezchip_macro_read_value_ &= 0x1;\
  1858. }
  1859. #define _ASSERT_RESET_rstgen_rstn_uart1_apb_ { \
  1860. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1861. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  1862. _ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
  1863. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1864. do { \
  1865. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>12; \
  1866. _ezchip_macro_read_value_ &= 0x1;\
  1867. } while(_ezchip_macro_read_value_!=0x0); \
  1868. }
  1869. #define _CLEAR_RESET_rstgen_rstn_uart1_apb_ { \
  1870. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1871. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  1872. _ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
  1873. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1874. do { \
  1875. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>12; \
  1876. _ezchip_macro_read_value_ &= 0x1;\
  1877. } while(_ezchip_macro_read_value_!=0x1); \
  1878. }
  1879. #define _READ_RESET_STATUS_rstgen_rstn_uart1_core_(_ezchip_macro_read_value_) { \
  1880. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 13; \
  1881. _ezchip_macro_read_value_ &= 0x1;\
  1882. }
  1883. #define _ASSERT_RESET_rstgen_rstn_uart1_core_ { \
  1884. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1885. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  1886. _ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
  1887. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1888. do { \
  1889. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>13; \
  1890. _ezchip_macro_read_value_ &= 0x1;\
  1891. } while(_ezchip_macro_read_value_!=0x0); \
  1892. }
  1893. #define _CLEAR_RESET_rstgen_rstn_uart1_core_ { \
  1894. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1895. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  1896. _ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
  1897. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1898. do { \
  1899. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>13; \
  1900. _ezchip_macro_read_value_ &= 0x1;\
  1901. } while(_ezchip_macro_read_value_!=0x1); \
  1902. }
  1903. #define _READ_RESET_STATUS_rstgen_rstn_spi0_apb_(_ezchip_macro_read_value_) { \
  1904. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 14; \
  1905. _ezchip_macro_read_value_ &= 0x1;\
  1906. }
  1907. #define _ASSERT_RESET_rstgen_rstn_spi0_apb_ { \
  1908. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1909. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  1910. _ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
  1911. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1912. do { \
  1913. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>14; \
  1914. _ezchip_macro_read_value_ &= 0x1;\
  1915. } while(_ezchip_macro_read_value_!=0x0); \
  1916. }
  1917. #define _CLEAR_RESET_rstgen_rstn_spi0_apb_ { \
  1918. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1919. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  1920. _ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
  1921. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1922. do { \
  1923. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>14; \
  1924. _ezchip_macro_read_value_ &= 0x1;\
  1925. } while(_ezchip_macro_read_value_!=0x1); \
  1926. }
  1927. #define _READ_RESET_STATUS_rstgen_rstn_spi0_core_(_ezchip_macro_read_value_) { \
  1928. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 15; \
  1929. _ezchip_macro_read_value_ &= 0x1;\
  1930. }
  1931. #define _ASSERT_RESET_rstgen_rstn_spi0_core_ { \
  1932. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1933. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  1934. _ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
  1935. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1936. do { \
  1937. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>15; \
  1938. _ezchip_macro_read_value_ &= 0x1;\
  1939. } while(_ezchip_macro_read_value_!=0x0); \
  1940. }
  1941. #define _CLEAR_RESET_rstgen_rstn_spi0_core_ { \
  1942. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1943. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  1944. _ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
  1945. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1946. do { \
  1947. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>15; \
  1948. _ezchip_macro_read_value_ &= 0x1;\
  1949. } while(_ezchip_macro_read_value_!=0x1); \
  1950. }
  1951. #define _READ_RESET_STATUS_rstgen_rstn_spi1_apb_(_ezchip_macro_read_value_) { \
  1952. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 16; \
  1953. _ezchip_macro_read_value_ &= 0x1;\
  1954. }
  1955. #define _ASSERT_RESET_rstgen_rstn_spi1_apb_ { \
  1956. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1957. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  1958. _ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
  1959. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1960. do { \
  1961. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>16; \
  1962. _ezchip_macro_read_value_ &= 0x1;\
  1963. } while(_ezchip_macro_read_value_!=0x0); \
  1964. }
  1965. #define _CLEAR_RESET_rstgen_rstn_spi1_apb_ { \
  1966. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1967. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  1968. _ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
  1969. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1970. do { \
  1971. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>16; \
  1972. _ezchip_macro_read_value_ &= 0x1;\
  1973. } while(_ezchip_macro_read_value_!=0x1); \
  1974. }
  1975. #define _READ_RESET_STATUS_rstgen_rstn_spi1_core_(_ezchip_macro_read_value_) { \
  1976. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 17; \
  1977. _ezchip_macro_read_value_ &= 0x1;\
  1978. }
  1979. #define _ASSERT_RESET_rstgen_rstn_spi1_core_ { \
  1980. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1981. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  1982. _ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
  1983. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1984. do { \
  1985. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>17; \
  1986. _ezchip_macro_read_value_ &= 0x1;\
  1987. } while(_ezchip_macro_read_value_!=0x0); \
  1988. }
  1989. #define _CLEAR_RESET_rstgen_rstn_spi1_core_ { \
  1990. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1991. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  1992. _ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
  1993. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1994. do { \
  1995. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>17; \
  1996. _ezchip_macro_read_value_ &= 0x1;\
  1997. } while(_ezchip_macro_read_value_!=0x1); \
  1998. }
  1999. #define _READ_RESET_STATUS_rstgen_rstn_i2c0_apb_(_ezchip_macro_read_value_) { \
  2000. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 18; \
  2001. _ezchip_macro_read_value_ &= 0x1;\
  2002. }
  2003. #define _ASSERT_RESET_rstgen_rstn_i2c0_apb_ { \
  2004. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2005. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  2006. _ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
  2007. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2008. do { \
  2009. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>18; \
  2010. _ezchip_macro_read_value_ &= 0x1;\
  2011. } while(_ezchip_macro_read_value_!=0x0); \
  2012. }
  2013. #define _CLEAR_RESET_rstgen_rstn_i2c0_apb_ { \
  2014. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2015. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  2016. _ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
  2017. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2018. do { \
  2019. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>18; \
  2020. _ezchip_macro_read_value_ &= 0x1;\
  2021. } while(_ezchip_macro_read_value_!=0x1); \
  2022. }
  2023. #define _READ_RESET_STATUS_rstgen_rstn_i2c0_core_(_ezchip_macro_read_value_) { \
  2024. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 19; \
  2025. _ezchip_macro_read_value_ &= 0x1;\
  2026. }
  2027. #define _ASSERT_RESET_rstgen_rstn_i2c0_core_ { \
  2028. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2029. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  2030. _ezchip_macro_read_value_ |= (0x1&0x1)<<19; \
  2031. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2032. do { \
  2033. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>19; \
  2034. _ezchip_macro_read_value_ &= 0x1;\
  2035. } while(_ezchip_macro_read_value_!=0x0); \
  2036. }
  2037. #define _CLEAR_RESET_rstgen_rstn_i2c0_core_ { \
  2038. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2039. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  2040. _ezchip_macro_read_value_ |= (0x0&0x1)<<19; \
  2041. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2042. do { \
  2043. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>19; \
  2044. _ezchip_macro_read_value_ &= 0x1;\
  2045. } while(_ezchip_macro_read_value_!=0x1); \
  2046. }
  2047. #define _READ_RESET_STATUS_rstgen_rstn_i2c1_apb_(_ezchip_macro_read_value_) { \
  2048. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 20; \
  2049. _ezchip_macro_read_value_ &= 0x1;\
  2050. }
  2051. #define _ASSERT_RESET_rstgen_rstn_i2c1_apb_ { \
  2052. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2053. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  2054. _ezchip_macro_read_value_ |= (0x1&0x1)<<20; \
  2055. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2056. do { \
  2057. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>20; \
  2058. _ezchip_macro_read_value_ &= 0x1;\
  2059. } while(_ezchip_macro_read_value_!=0x0); \
  2060. }
  2061. #define _CLEAR_RESET_rstgen_rstn_i2c1_apb_ { \
  2062. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2063. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  2064. _ezchip_macro_read_value_ |= (0x0&0x1)<<20; \
  2065. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2066. do { \
  2067. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>20; \
  2068. _ezchip_macro_read_value_ &= 0x1;\
  2069. } while(_ezchip_macro_read_value_!=0x1); \
  2070. }
  2071. #define _READ_RESET_STATUS_rstgen_rstn_i2c1_core_(_ezchip_macro_read_value_) { \
  2072. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 21; \
  2073. _ezchip_macro_read_value_ &= 0x1;\
  2074. }
  2075. #define _ASSERT_RESET_rstgen_rstn_i2c1_core_ { \
  2076. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2077. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  2078. _ezchip_macro_read_value_ |= (0x1&0x1)<<21; \
  2079. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2080. do { \
  2081. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>21; \
  2082. _ezchip_macro_read_value_ &= 0x1;\
  2083. } while(_ezchip_macro_read_value_!=0x0); \
  2084. }
  2085. #define _CLEAR_RESET_rstgen_rstn_i2c1_core_ { \
  2086. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2087. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  2088. _ezchip_macro_read_value_ |= (0x0&0x1)<<21; \
  2089. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2090. do { \
  2091. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>21; \
  2092. _ezchip_macro_read_value_ &= 0x1;\
  2093. } while(_ezchip_macro_read_value_!=0x1); \
  2094. }
  2095. #define _READ_RESET_STATUS_rstgen_rstn_gpio_apb_(_ezchip_macro_read_value_) { \
  2096. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 22; \
  2097. _ezchip_macro_read_value_ &= 0x1;\
  2098. }
  2099. #define _ASSERT_RESET_rstgen_rstn_gpio_apb_ { \
  2100. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2101. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  2102. _ezchip_macro_read_value_ |= (0x1&0x1)<<22; \
  2103. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2104. do { \
  2105. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>22; \
  2106. _ezchip_macro_read_value_ &= 0x1;\
  2107. } while(_ezchip_macro_read_value_!=0x0); \
  2108. }
  2109. #define _CLEAR_RESET_rstgen_rstn_gpio_apb_ { \
  2110. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2111. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  2112. _ezchip_macro_read_value_ |= (0x0&0x1)<<22; \
  2113. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2114. do { \
  2115. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>22; \
  2116. _ezchip_macro_read_value_ &= 0x1;\
  2117. } while(_ezchip_macro_read_value_!=0x1); \
  2118. }
  2119. #define _READ_RESET_STATUS_rstgen_rstn_uart2_apb_(_ezchip_macro_read_value_) { \
  2120. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 23; \
  2121. _ezchip_macro_read_value_ &= 0x1;\
  2122. }
  2123. #define _ASSERT_RESET_rstgen_rstn_uart2_apb_ { \
  2124. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2125. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  2126. _ezchip_macro_read_value_ |= (0x1&0x1)<<23; \
  2127. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2128. do { \
  2129. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>23; \
  2130. _ezchip_macro_read_value_ &= 0x1;\
  2131. } while(_ezchip_macro_read_value_!=0x0); \
  2132. }
  2133. #define _CLEAR_RESET_rstgen_rstn_uart2_apb_ { \
  2134. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2135. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  2136. _ezchip_macro_read_value_ |= (0x0&0x1)<<23; \
  2137. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2138. do { \
  2139. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>23; \
  2140. _ezchip_macro_read_value_ &= 0x1;\
  2141. } while(_ezchip_macro_read_value_!=0x1); \
  2142. }
  2143. #define _READ_RESET_STATUS_rstgen_rstn_uart2_core_(_ezchip_macro_read_value_) { \
  2144. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 24; \
  2145. _ezchip_macro_read_value_ &= 0x1;\
  2146. }
  2147. #define _ASSERT_RESET_rstgen_rstn_uart2_core_ { \
  2148. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2149. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  2150. _ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
  2151. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2152. do { \
  2153. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>24; \
  2154. _ezchip_macro_read_value_ &= 0x1;\
  2155. } while(_ezchip_macro_read_value_!=0x0); \
  2156. }
  2157. #define _CLEAR_RESET_rstgen_rstn_uart2_core_ { \
  2158. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2159. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  2160. _ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
  2161. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2162. do { \
  2163. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>24; \
  2164. _ezchip_macro_read_value_ &= 0x1;\
  2165. } while(_ezchip_macro_read_value_!=0x1); \
  2166. }
  2167. #define _READ_RESET_STATUS_rstgen_rstn_uart3_apb_(_ezchip_macro_read_value_) { \
  2168. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 25; \
  2169. _ezchip_macro_read_value_ &= 0x1;\
  2170. }
  2171. #define _ASSERT_RESET_rstgen_rstn_uart3_apb_ { \
  2172. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2173. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  2174. _ezchip_macro_read_value_ |= (0x1&0x1)<<25; \
  2175. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2176. do { \
  2177. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>25; \
  2178. _ezchip_macro_read_value_ &= 0x1;\
  2179. } while(_ezchip_macro_read_value_!=0x0); \
  2180. }
  2181. #define _CLEAR_RESET_rstgen_rstn_uart3_apb_ { \
  2182. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2183. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  2184. _ezchip_macro_read_value_ |= (0x0&0x1)<<25; \
  2185. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2186. do { \
  2187. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>25; \
  2188. _ezchip_macro_read_value_ &= 0x1;\
  2189. } while(_ezchip_macro_read_value_!=0x1); \
  2190. }
  2191. #define _READ_RESET_STATUS_rstgen_rstn_uart3_core_(_ezchip_macro_read_value_) { \
  2192. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 26; \
  2193. _ezchip_macro_read_value_ &= 0x1;\
  2194. }
  2195. #define _ASSERT_RESET_rstgen_rstn_uart3_core_ { \
  2196. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2197. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  2198. _ezchip_macro_read_value_ |= (0x1&0x1)<<26; \
  2199. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2200. do { \
  2201. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>26; \
  2202. _ezchip_macro_read_value_ &= 0x1;\
  2203. } while(_ezchip_macro_read_value_!=0x0); \
  2204. }
  2205. #define _CLEAR_RESET_rstgen_rstn_uart3_core_ { \
  2206. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2207. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  2208. _ezchip_macro_read_value_ |= (0x0&0x1)<<26; \
  2209. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2210. do { \
  2211. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>26; \
  2212. _ezchip_macro_read_value_ &= 0x1;\
  2213. } while(_ezchip_macro_read_value_!=0x1); \
  2214. }
  2215. #define _READ_RESET_STATUS_rstgen_rstn_spi2_apb_(_ezchip_macro_read_value_) { \
  2216. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 27; \
  2217. _ezchip_macro_read_value_ &= 0x1;\
  2218. }
  2219. #define _ASSERT_RESET_rstgen_rstn_spi2_apb_ { \
  2220. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2221. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  2222. _ezchip_macro_read_value_ |= (0x1&0x1)<<27; \
  2223. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2224. do { \
  2225. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>27; \
  2226. _ezchip_macro_read_value_ &= 0x1;\
  2227. } while(_ezchip_macro_read_value_!=0x0); \
  2228. }
  2229. #define _CLEAR_RESET_rstgen_rstn_spi2_apb_ { \
  2230. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2231. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  2232. _ezchip_macro_read_value_ |= (0x0&0x1)<<27; \
  2233. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2234. do { \
  2235. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>27; \
  2236. _ezchip_macro_read_value_ &= 0x1;\
  2237. } while(_ezchip_macro_read_value_!=0x1); \
  2238. }
  2239. #define _READ_RESET_STATUS_rstgen_rstn_spi2_core_(_ezchip_macro_read_value_) { \
  2240. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 28; \
  2241. _ezchip_macro_read_value_ &= 0x1;\
  2242. }
  2243. #define _ASSERT_RESET_rstgen_rstn_spi2_core_ { \
  2244. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2245. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  2246. _ezchip_macro_read_value_ |= (0x1&0x1)<<28; \
  2247. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2248. do { \
  2249. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>28; \
  2250. _ezchip_macro_read_value_ &= 0x1;\
  2251. } while(_ezchip_macro_read_value_!=0x0); \
  2252. }
  2253. #define _CLEAR_RESET_rstgen_rstn_spi2_core_ { \
  2254. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2255. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  2256. _ezchip_macro_read_value_ |= (0x0&0x1)<<28; \
  2257. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2258. do { \
  2259. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>28; \
  2260. _ezchip_macro_read_value_ &= 0x1;\
  2261. } while(_ezchip_macro_read_value_!=0x1); \
  2262. }
  2263. #define _READ_RESET_STATUS_rstgen_rstn_spi3_apb_(_ezchip_macro_read_value_) { \
  2264. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 29; \
  2265. _ezchip_macro_read_value_ &= 0x1;\
  2266. }
  2267. #define _ASSERT_RESET_rstgen_rstn_spi3_apb_ { \
  2268. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2269. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  2270. _ezchip_macro_read_value_ |= (0x1&0x1)<<29; \
  2271. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2272. do { \
  2273. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>29; \
  2274. _ezchip_macro_read_value_ &= 0x1;\
  2275. } while(_ezchip_macro_read_value_!=0x0); \
  2276. }
  2277. #define _CLEAR_RESET_rstgen_rstn_spi3_apb_ { \
  2278. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2279. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  2280. _ezchip_macro_read_value_ |= (0x0&0x1)<<29; \
  2281. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2282. do { \
  2283. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>29; \
  2284. _ezchip_macro_read_value_ &= 0x1;\
  2285. } while(_ezchip_macro_read_value_!=0x1); \
  2286. }
  2287. #define _READ_RESET_STATUS_rstgen_rstn_spi3_core_(_ezchip_macro_read_value_) { \
  2288. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 30; \
  2289. _ezchip_macro_read_value_ &= 0x1;\
  2290. }
  2291. #define _ASSERT_RESET_rstgen_rstn_spi3_core_ { \
  2292. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2293. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  2294. _ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
  2295. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2296. do { \
  2297. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>30; \
  2298. _ezchip_macro_read_value_ &= 0x1;\
  2299. } while(_ezchip_macro_read_value_!=0x0); \
  2300. }
  2301. #define _CLEAR_RESET_rstgen_rstn_spi3_core_ { \
  2302. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2303. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  2304. _ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
  2305. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2306. do { \
  2307. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>30; \
  2308. _ezchip_macro_read_value_ &= 0x1;\
  2309. } while(_ezchip_macro_read_value_!=0x1); \
  2310. }
  2311. #define _READ_RESET_STATUS_rstgen_rstn_i2c2_apb_(_ezchip_macro_read_value_) { \
  2312. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 31; \
  2313. _ezchip_macro_read_value_ &= 0x1;\
  2314. }
  2315. #define _ASSERT_RESET_rstgen_rstn_i2c2_apb_ { \
  2316. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2317. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  2318. _ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
  2319. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2320. do { \
  2321. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>31; \
  2322. _ezchip_macro_read_value_ &= 0x1;\
  2323. } while(_ezchip_macro_read_value_!=0x0); \
  2324. }
  2325. #define _CLEAR_RESET_rstgen_rstn_i2c2_apb_ { \
  2326. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2327. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  2328. _ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
  2329. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2330. do { \
  2331. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>31; \
  2332. _ezchip_macro_read_value_ &= 0x1;\
  2333. } while(_ezchip_macro_read_value_!=0x1); \
  2334. }
  2335. #define _READ_RESET_STATUS_rstgen_rstn_i2c2_core_(_ezchip_macro_read_value_) { \
  2336. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR); \
  2337. _ezchip_macro_read_value_ &= 0x1;\
  2338. }
  2339. #define _ASSERT_RESET_rstgen_rstn_i2c2_core_ { \
  2340. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2341. _ezchip_macro_read_value_ &= ~(0x1); \
  2342. _ezchip_macro_read_value_ |= (0x1&0x1); \
  2343. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2344. do { \
  2345. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR); \
  2346. _ezchip_macro_read_value_ &= 0x1;\
  2347. } while(_ezchip_macro_read_value_!=0x0); \
  2348. }
  2349. #define _CLEAR_RESET_rstgen_rstn_i2c2_core_ { \
  2350. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2351. _ezchip_macro_read_value_ &= ~(0x1); \
  2352. _ezchip_macro_read_value_ |= (0x0&0x1); \
  2353. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2354. do { \
  2355. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR); \
  2356. _ezchip_macro_read_value_ &= 0x1;\
  2357. } while(_ezchip_macro_read_value_!=0x1); \
  2358. }
  2359. #define _READ_RESET_STATUS_rstgen_rstn_i2c3_apb_(_ezchip_macro_read_value_) { \
  2360. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 1; \
  2361. _ezchip_macro_read_value_ &= 0x1;\
  2362. }
  2363. #define _ASSERT_RESET_rstgen_rstn_i2c3_apb_ { \
  2364. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2365. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  2366. _ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
  2367. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2368. do { \
  2369. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>1; \
  2370. _ezchip_macro_read_value_ &= 0x1;\
  2371. } while(_ezchip_macro_read_value_!=0x0); \
  2372. }
  2373. #define _CLEAR_RESET_rstgen_rstn_i2c3_apb_ { \
  2374. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2375. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  2376. _ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
  2377. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2378. do { \
  2379. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>1; \
  2380. _ezchip_macro_read_value_ &= 0x1;\
  2381. } while(_ezchip_macro_read_value_!=0x1); \
  2382. }
  2383. #define _READ_RESET_STATUS_rstgen_rstn_i2c3_core_(_ezchip_macro_read_value_) { \
  2384. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 2; \
  2385. _ezchip_macro_read_value_ &= 0x1;\
  2386. }
  2387. #define _ASSERT_RESET_rstgen_rstn_i2c3_core_ { \
  2388. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2389. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  2390. _ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
  2391. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2392. do { \
  2393. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>2; \
  2394. _ezchip_macro_read_value_ &= 0x1;\
  2395. } while(_ezchip_macro_read_value_!=0x0); \
  2396. }
  2397. #define _CLEAR_RESET_rstgen_rstn_i2c3_core_ { \
  2398. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2399. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  2400. _ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
  2401. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2402. do { \
  2403. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>2; \
  2404. _ezchip_macro_read_value_ &= 0x1;\
  2405. } while(_ezchip_macro_read_value_!=0x1); \
  2406. }
  2407. #define _READ_RESET_STATUS_rstgen_rstn_wdtimer_apb_(_ezchip_macro_read_value_) { \
  2408. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 3; \
  2409. _ezchip_macro_read_value_ &= 0x1;\
  2410. }
  2411. #define _ASSERT_RESET_rstgen_rstn_wdtimer_apb_ { \
  2412. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2413. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  2414. _ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
  2415. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2416. do { \
  2417. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>3; \
  2418. _ezchip_macro_read_value_ &= 0x1;\
  2419. } while(_ezchip_macro_read_value_!=0x0); \
  2420. }
  2421. #define _CLEAR_RESET_rstgen_rstn_wdtimer_apb_ { \
  2422. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2423. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  2424. _ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
  2425. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2426. do { \
  2427. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>3; \
  2428. _ezchip_macro_read_value_ &= 0x1;\
  2429. } while(_ezchip_macro_read_value_!=0x1); \
  2430. }
  2431. #define _READ_RESET_STATUS_rstgen_rstn_wdt_(_ezchip_macro_read_value_) { \
  2432. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 4; \
  2433. _ezchip_macro_read_value_ &= 0x1;\
  2434. }
  2435. #define _ASSERT_RESET_rstgen_rstn_wdt_ { \
  2436. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2437. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  2438. _ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
  2439. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2440. do { \
  2441. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>4; \
  2442. _ezchip_macro_read_value_ &= 0x1;\
  2443. } while(_ezchip_macro_read_value_!=0x0); \
  2444. }
  2445. #define _CLEAR_RESET_rstgen_rstn_wdt_ { \
  2446. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2447. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  2448. _ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
  2449. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2450. do { \
  2451. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>4; \
  2452. _ezchip_macro_read_value_ &= 0x1;\
  2453. } while(_ezchip_macro_read_value_!=0x1); \
  2454. }
  2455. #define _READ_RESET_STATUS_rstgen_rstn_timer0_(_ezchip_macro_read_value_) { \
  2456. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 5; \
  2457. _ezchip_macro_read_value_ &= 0x1;\
  2458. }
  2459. #define _ASSERT_RESET_rstgen_rstn_timer0_ { \
  2460. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2461. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  2462. _ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
  2463. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2464. do { \
  2465. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>5; \
  2466. _ezchip_macro_read_value_ &= 0x1;\
  2467. } while(_ezchip_macro_read_value_!=0x0); \
  2468. }
  2469. #define _CLEAR_RESET_rstgen_rstn_timer0_ { \
  2470. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2471. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  2472. _ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
  2473. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2474. do { \
  2475. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>5; \
  2476. _ezchip_macro_read_value_ &= 0x1;\
  2477. } while(_ezchip_macro_read_value_!=0x1); \
  2478. }
  2479. #define _READ_RESET_STATUS_rstgen_rstn_timer1_(_ezchip_macro_read_value_) { \
  2480. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 6; \
  2481. _ezchip_macro_read_value_ &= 0x1;\
  2482. }
  2483. #define _ASSERT_RESET_rstgen_rstn_timer1_ { \
  2484. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2485. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  2486. _ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
  2487. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2488. do { \
  2489. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>6; \
  2490. _ezchip_macro_read_value_ &= 0x1;\
  2491. } while(_ezchip_macro_read_value_!=0x0); \
  2492. }
  2493. #define _CLEAR_RESET_rstgen_rstn_timer1_ { \
  2494. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2495. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  2496. _ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
  2497. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2498. do { \
  2499. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>6; \
  2500. _ezchip_macro_read_value_ &= 0x1;\
  2501. } while(_ezchip_macro_read_value_!=0x1); \
  2502. }
  2503. #define _READ_RESET_STATUS_rstgen_rstn_timer2_(_ezchip_macro_read_value_) { \
  2504. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 7; \
  2505. _ezchip_macro_read_value_ &= 0x1;\
  2506. }
  2507. #define _ASSERT_RESET_rstgen_rstn_timer2_ { \
  2508. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2509. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  2510. _ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
  2511. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2512. do { \
  2513. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>7; \
  2514. _ezchip_macro_read_value_ &= 0x1;\
  2515. } while(_ezchip_macro_read_value_!=0x0); \
  2516. }
  2517. #define _CLEAR_RESET_rstgen_rstn_timer2_ { \
  2518. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2519. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  2520. _ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
  2521. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2522. do { \
  2523. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>7; \
  2524. _ezchip_macro_read_value_ &= 0x1;\
  2525. } while(_ezchip_macro_read_value_!=0x1); \
  2526. }
  2527. #define _READ_RESET_STATUS_rstgen_rstn_timer3_(_ezchip_macro_read_value_) { \
  2528. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 8; \
  2529. _ezchip_macro_read_value_ &= 0x1;\
  2530. }
  2531. #define _ASSERT_RESET_rstgen_rstn_timer3_ { \
  2532. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2533. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  2534. _ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
  2535. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2536. do { \
  2537. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>8; \
  2538. _ezchip_macro_read_value_ &= 0x1;\
  2539. } while(_ezchip_macro_read_value_!=0x0); \
  2540. }
  2541. #define _CLEAR_RESET_rstgen_rstn_timer3_ { \
  2542. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2543. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  2544. _ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
  2545. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2546. do { \
  2547. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>8; \
  2548. _ezchip_macro_read_value_ &= 0x1;\
  2549. } while(_ezchip_macro_read_value_!=0x1); \
  2550. }
  2551. #define _READ_RESET_STATUS_rstgen_rstn_timer4_(_ezchip_macro_read_value_) { \
  2552. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 9; \
  2553. _ezchip_macro_read_value_ &= 0x1;\
  2554. }
  2555. #define _ASSERT_RESET_rstgen_rstn_timer4_ { \
  2556. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2557. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  2558. _ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
  2559. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2560. do { \
  2561. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>9; \
  2562. _ezchip_macro_read_value_ &= 0x1;\
  2563. } while(_ezchip_macro_read_value_!=0x0); \
  2564. }
  2565. #define _CLEAR_RESET_rstgen_rstn_timer4_ { \
  2566. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2567. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  2568. _ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
  2569. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2570. do { \
  2571. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>9; \
  2572. _ezchip_macro_read_value_ &= 0x1;\
  2573. } while(_ezchip_macro_read_value_!=0x1); \
  2574. }
  2575. #define _READ_RESET_STATUS_rstgen_rstn_timer5_(_ezchip_macro_read_value_) { \
  2576. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 10; \
  2577. _ezchip_macro_read_value_ &= 0x1;\
  2578. }
  2579. #define _ASSERT_RESET_rstgen_rstn_timer5_ { \
  2580. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2581. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  2582. _ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
  2583. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2584. do { \
  2585. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>10; \
  2586. _ezchip_macro_read_value_ &= 0x1;\
  2587. } while(_ezchip_macro_read_value_!=0x0); \
  2588. }
  2589. #define _CLEAR_RESET_rstgen_rstn_timer5_ { \
  2590. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2591. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  2592. _ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
  2593. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2594. do { \
  2595. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>10; \
  2596. _ezchip_macro_read_value_ &= 0x1;\
  2597. } while(_ezchip_macro_read_value_!=0x1); \
  2598. }
  2599. #define _READ_RESET_STATUS_rstgen_rstn_timer6_(_ezchip_macro_read_value_) { \
  2600. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 11; \
  2601. _ezchip_macro_read_value_ &= 0x1;\
  2602. }
  2603. #define _ASSERT_RESET_rstgen_rstn_timer6_ { \
  2604. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2605. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  2606. _ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
  2607. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2608. do { \
  2609. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>11; \
  2610. _ezchip_macro_read_value_ &= 0x1;\
  2611. } while(_ezchip_macro_read_value_!=0x0); \
  2612. }
  2613. #define _CLEAR_RESET_rstgen_rstn_timer6_ { \
  2614. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2615. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  2616. _ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
  2617. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2618. do { \
  2619. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>11; \
  2620. _ezchip_macro_read_value_ &= 0x1;\
  2621. } while(_ezchip_macro_read_value_!=0x1); \
  2622. }
  2623. #define _READ_RESET_STATUS_rstgen_rstn_vp6intc_apb_(_ezchip_macro_read_value_) { \
  2624. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 12; \
  2625. _ezchip_macro_read_value_ &= 0x1;\
  2626. }
  2627. #define _ASSERT_RESET_rstgen_rstn_vp6intc_apb_ { \
  2628. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2629. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  2630. _ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
  2631. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2632. do { \
  2633. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>12; \
  2634. _ezchip_macro_read_value_ &= 0x1;\
  2635. } while(_ezchip_macro_read_value_!=0x0); \
  2636. }
  2637. #define _CLEAR_RESET_rstgen_rstn_vp6intc_apb_ { \
  2638. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2639. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  2640. _ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
  2641. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2642. do { \
  2643. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>12; \
  2644. _ezchip_macro_read_value_ &= 0x1;\
  2645. } while(_ezchip_macro_read_value_!=0x1); \
  2646. }
  2647. #define _READ_RESET_STATUS_rstgen_rstn_pwm_apb_(_ezchip_macro_read_value_) { \
  2648. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 13; \
  2649. _ezchip_macro_read_value_ &= 0x1;\
  2650. }
  2651. #define _ASSERT_RESET_rstgen_rstn_pwm_apb_ { \
  2652. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2653. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  2654. _ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
  2655. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2656. do { \
  2657. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>13; \
  2658. _ezchip_macro_read_value_ &= 0x1;\
  2659. } while(_ezchip_macro_read_value_!=0x0); \
  2660. }
  2661. #define _CLEAR_RESET_rstgen_rstn_pwm_apb_ { \
  2662. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2663. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  2664. _ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
  2665. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2666. do { \
  2667. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>13; \
  2668. _ezchip_macro_read_value_ &= 0x1;\
  2669. } while(_ezchip_macro_read_value_!=0x1); \
  2670. }
  2671. #define _READ_RESET_STATUS_rstgen_rstn_msi_apb_(_ezchip_macro_read_value_) { \
  2672. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 14; \
  2673. _ezchip_macro_read_value_ &= 0x1;\
  2674. }
  2675. #define _ASSERT_RESET_rstgen_rstn_msi_apb_ { \
  2676. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2677. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  2678. _ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
  2679. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2680. do { \
  2681. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>14; \
  2682. _ezchip_macro_read_value_ &= 0x1;\
  2683. } while(_ezchip_macro_read_value_!=0x0); \
  2684. }
  2685. #define _CLEAR_RESET_rstgen_rstn_msi_apb_ { \
  2686. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2687. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  2688. _ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
  2689. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2690. do { \
  2691. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>14; \
  2692. _ezchip_macro_read_value_ &= 0x1;\
  2693. } while(_ezchip_macro_read_value_!=0x1); \
  2694. }
  2695. #define _READ_RESET_STATUS_rstgen_rstn_temp_apb_(_ezchip_macro_read_value_) { \
  2696. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 15; \
  2697. _ezchip_macro_read_value_ &= 0x1;\
  2698. }
  2699. #define _ASSERT_RESET_rstgen_rstn_temp_apb_ { \
  2700. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2701. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  2702. _ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
  2703. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2704. do { \
  2705. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>15; \
  2706. _ezchip_macro_read_value_ &= 0x1;\
  2707. } while(_ezchip_macro_read_value_!=0x0); \
  2708. }
  2709. #define _CLEAR_RESET_rstgen_rstn_temp_apb_ { \
  2710. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2711. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  2712. _ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
  2713. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2714. do { \
  2715. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>15; \
  2716. _ezchip_macro_read_value_ &= 0x1;\
  2717. } while(_ezchip_macro_read_value_!=0x1); \
  2718. }
  2719. #define _READ_RESET_STATUS_rstgen_rstn_temp_sense_(_ezchip_macro_read_value_) { \
  2720. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 16; \
  2721. _ezchip_macro_read_value_ &= 0x1;\
  2722. }
  2723. #define _ASSERT_RESET_rstgen_rstn_temp_sense_ { \
  2724. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2725. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  2726. _ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
  2727. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2728. do { \
  2729. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>16; \
  2730. _ezchip_macro_read_value_ &= 0x1;\
  2731. } while(_ezchip_macro_read_value_!=0x0); \
  2732. }
  2733. #define _CLEAR_RESET_rstgen_rstn_temp_sense_ { \
  2734. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2735. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  2736. _ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
  2737. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2738. do { \
  2739. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>16; \
  2740. _ezchip_macro_read_value_ &= 0x1;\
  2741. } while(_ezchip_macro_read_value_!=0x1); \
  2742. }
  2743. #define _READ_RESET_STATUS_rstgen_rstn_syserr_apb_(_ezchip_macro_read_value_) { \
  2744. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 17; \
  2745. _ezchip_macro_read_value_ &= 0x1;\
  2746. }
  2747. #define _ASSERT_RESET_rstgen_rstn_syserr_apb_ { \
  2748. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2749. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  2750. _ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
  2751. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2752. do { \
  2753. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>17; \
  2754. _ezchip_macro_read_value_ &= 0x1;\
  2755. } while(_ezchip_macro_read_value_!=0x0); \
  2756. }
  2757. #define _CLEAR_RESET_rstgen_rstn_syserr_apb_ { \
  2758. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2759. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  2760. _ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
  2761. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2762. do { \
  2763. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>17; \
  2764. _ezchip_macro_read_value_ &= 0x1;\
  2765. } while(_ezchip_macro_read_value_!=0x1); \
  2766. }
  2767. #endif //_RSTGEN_MACRO_H_