light-fm-ap-clock.h 30 KB

123456789101112131415161718192021222324252627282930313233343536373839404142434445464748495051525354555657585960616263646566676869707172737475767778798081828384858687888990919293949596979899100101102103104105106107108109110111112113114115116117118119120121122123124125126127128129130131132133134135136137138139140141142143144145146147148149150151152153154155156157158159160161162163164165166167168169170171172173174175176177178179180181182183184185186187188189190191192193194195196197198199200201202203204205206207208209210211212213214215216217218219220221222223224225226227228229230231232233234235236237238239240241242243244245246247248249250251252253254255256257258259260261262263264265266267268269270271272273274275276277278279280281282283284285286287288289290291292293294295296297298299300301302303304305306307308309310311312313314315316317318319320321322323324325326327328329330331332333334335336337338339340341342343344345346347348349350351352353354355356357358359360361362363364365366367368369370371372373374375376377378379380381382383384385386387388389390391392393394395396397398399400401402403404405406407408409410411412413414415416417418419420421422423424425426427428429430431432433434435436437438439440441442443444445446447448449450451452453454455456457458459460461462463464465466467468469470471472473474475476477478479480481482483484485486487488489490491492493494495496497498499500501502503504505506507508509510511512513
  1. #ifndef _APSYS_CLKGEN_H
  2. #define _APSYS_CLKGEN_H
  3. #define C910_CCLK_I0 0
  4. #define AXI4_CPUSYS1_ACLK 1
  5. #define CLKGEN_GPIO2_DBCLK 2
  6. #define CLKGEN_MBOX0_PCLK 3
  7. #define CLKGEN_GMAC0_CCLK 4
  8. #define CLKGEN_SPI_PCLK 5
  9. #define CLKGEN_CLK_OUT_1_CLK 6
  10. #define PAD_RTC_CLK 7
  11. #define CLKGEN_SPINLOCK_HCLK 8
  12. #define CLKGEN_QSPI1_PCLK 9
  13. #define CLKGEN_HDMI_ISCAN_CK_REF_CLK 10
  14. #define CLKGEN_IOPMP_AON_PCLK 11
  15. #define CLKGEN_ISP_RY_ACLK 12
  16. #define CLKGEN_MIPIDSI0_SCANRXCLKESC 13
  17. #define CLKGEN_EIP120SII_HCLK 14
  18. #define CLKGEN_MIPI_CSI0_PIXCLK 15
  19. #define CLKGEN_SRAM_AXI_ACLK_3 16
  20. #define CLKGEN_PERISYS_AHB_HCLK 17
  21. #define VOSYS_HDMI_ISCAN_RX_WORD_CLK0_CLK 18
  22. #define CLKGEN_QSPI0_SSI_CLK 19
  23. #define CLKGEN_DW200_ACLK 20
  24. #define CLKGEN_IOPMP_EIP120SIII_PCLK 21
  25. #define VISYS_MIPI_CSI2_CFGCLK 22
  26. #define CLKGEN_APB3_CPUSYS_HCLK 23
  27. #define CLKGEN_PERISYS_APB1_HCLK 24
  28. #define CLKGEN_GPU_CORE_CLK 25
  29. #define CLKGEN_USB3_DRD_ACLK 26
  30. #define CLKGEN_VISYS_ACLK 27
  31. #define CLKGEN_USB3_DRD_CTRL_REF_CLK 28
  32. #define CLKGEN_TEE_DMAC_ACLK 29
  33. #define CLKGEN_AUDIO_SUBSYS_ACLK_CP2AP 30
  34. #define CLKGEN_SRAM_AXI_ACLK_2 31
  35. #define CLKGEN_IOPMP_VOSYS_GPU_PCLK 32
  36. #define CLKGEN_CFG2TEE_X2H_ACLK 33
  37. #define CLKGEN_SRAM_AXI_ACLK_1 34
  38. #define MISC_SDIO0_OSC_CLK 35
  39. #define CLKGEN_SDIO0_ACLK 36
  40. #define CLKGEN_MIPI_DSI1_CFGCLK 37
  41. #define APB3_CPUSYS_PCLK 38
  42. #define CLKGEN_TEE_DMAC_HCLK 39
  43. #define VOSYS_DPU0_PIXELCLK 40
  44. #define CLKGEN_CPU2CFG_X2H_MHCLK 41
  45. #define CLKGEN_VPSYS_ACLK 42
  46. #define CLKGEN_MIPIDSI1_SCANRXCLKESC 43
  47. #define CLKGEN_MISC2VP_X2X_ACLK_S 44
  48. #define CLKGEN_MIPI_CSI_SCANBYTECLK 45
  49. #define CLKGEN_APB3_TEESYS_HCLK 46
  50. #define VENC_CCLK 47
  51. #define VPSYS_VDEC_CCLK 48
  52. #define CLKGEN_MIPI_CSI0_CFG_CLK 49
  53. #define CLKGEN_MISCSYS_BUS_CLK 50
  54. #define CLKGEN_DPU_HCLK 51
  55. #define CLKGEN_UART1_SCLK 52
  56. #define GMAC_PLL_FOUTPOSTDIV 53
  57. #define MISC_BUS_CLK 54
  58. #define CLKGEN_USB3_DRD_SPDCLK 55
  59. #define CLKGEN_MIPI_CSI2_CFG_CLK 56
  60. #define CLKGEN_TOP_AXI4S_ACLK 57
  61. #define CLKGEN_IOPMP_EIP120SII_ACLK 58
  62. #define CORE_CLK 59
  63. #define CLKGEN_VPSYS_FCE_ACLK 60
  64. #define CLKGEN_I2C3_PCLK 61
  65. #define DPU1_PLL_DIV_CLK 62
  66. #define CLKGEN_USB3_DRD_PHY_REF_CLK 63
  67. #define CLKGEN_AON2CPU_A2X_ACLK 64
  68. #define CLKGEN_QSPI1_SSI_CLK 65
  69. #define CLKGEN_DPU_CCLK 66
  70. #define VISYS_MASTER_BUS_ACLK 67
  71. #define CLKGEN_PERI_I2S_SRC_CLK_0 68
  72. #define VOSYS_ACLK_M 69
  73. #define TEESYS_I0_HCLK 70
  74. #define CLKGEN_MIPI_DSI1_REFCLK 71
  75. #define CLKGEN_MIPI_DSI0_PCLK 72
  76. #define CLKGEN_VOSYS_ACLK_S 73
  77. #define CLKGEN_CPU2VP_X2P_PCLK 74
  78. #define CLKGEN_X2X_CPUSYS_ACLK_S 75
  79. #define CLKGEN_HDMI_ISCAN_RX_WORD_CLK1_CLK 76
  80. #define CLKGEN_IOPMP_VOSYS_DPU1_PCLK 77
  81. #define CLKGEN_MISC2VP_X2X_ACLK_M 78
  82. #define CLKGEN_WDT0_PCLK 79
  83. #define VOSYS_MIPIDSI0_SCANTXCLKESC 80
  84. #define VISYS_MIPI_CSI1_CFGCLK 81
  85. #define AHB2_CPUSYS_HCLK 82
  86. #define CLKGEN_SDIO1_HCLK 83
  87. #define CLKGEN_SDIO0_HCLK 84
  88. #define CLKGEN_CLK_OUT_3_CLK 85
  89. #define CLKGEN_GMAC_AXI_ACLK 86
  90. #define GMAC_CCLK 87
  91. #define CLKGEN_VIPRE_PCLK 88
  92. #define CLKGEN_HDMI_ISCAN_TX_CK_OUT2_CLK 89
  93. #define CLKGEN_MIPIDSI1_SCANTXCLKESC 90
  94. #define CLKGEN_VISYS_SLAVE_HCLK 91
  95. #define VOSYS_HDMI_ISCAN_TX_CK_OUT1_CLK 92
  96. #define CLKGEN_X2X_CPUSYS_ACLK_M 93
  97. #define CLKGEN_CPU2CFG_X2X_ACLK_S 94
  98. #define C910_OSC_CLK 95
  99. #define CLKGEN_X2H_DPU1_ACLK 96
  100. #define CLKGEN_I2C4_PCLK 97
  101. #define CLKGEN_GMAC0_ACLK 98
  102. #define MISC_USB3_PHY_REF_CLK 99
  103. #define VOSYS_MIPIDSI0_CFG_CLK 100
  104. #define CLKGEN_VPSYS_VDEC_CCLK 101
  105. #define VOSYS_MIPIDSI1_CFG_CLK 102
  106. #define CLKGEN_I2S_PCLK 103
  107. #define CLKGEN_DMAC_CPUSYS_ACLK 104
  108. #define VISYS_DW200_CLK_DWE 105
  109. #define CLKGEN_OCRAM_HCLK 106
  110. #define CLKGEN_EFUSE_PCLK 107
  111. #define CLKGEN_X2H_DPU_ACLK 108
  112. #define CLKGEN_IOPMP_SDIO0_ACLK 109
  113. #define VOSYS_DPU1_PIXELCLK 110
  114. #define CPU_PLL1_FOUT4 111
  115. #define CLKGEN_GPIO2_PCLK 112
  116. #define CLKGEN_GMAC1_CCLK 113
  117. #define CPU_PLL1_FOUTPOSTDIV 114
  118. #define VOSYS_HDMI_ISCAN_40M_CLK 115
  119. #define CLKGEN_VOSYS_X2X_ACLK_S 116
  120. #define CLKGEN_PERISYS_APB2_HCLK 117
  121. #define VOSYS_OSC_CLK_MUX_I2S_CLK_OCCBUF 118
  122. #define CLKGEN_HDMI_CEC_CLK 119
  123. #define CLKGEN_X2P_X4_VOSYS_PCLK 120
  124. #define CLKGEN_VOSYS_ACLK_M 121
  125. #define CLKGEN_EMMC_SDIO_REF_CLK 122
  126. #define CLKGEN_IOPMP_EMMC_ACLK 123
  127. #define VIDEO_PLL_FOUTVCO 124
  128. #define CLKGEN_HDMI_ISCAN_CKO_WORD_CLK 125
  129. #define CLKGEN_IOPMP_VOSYS_DPU_PCLK 126
  130. #define CLKGEN_AXI4_VISYS3_ACLK 127
  131. #define CLKGEN_VISYS_SYSREG_PCLK 128
  132. #define CLKGEN_MIPIDSI0_SCANTXCLKESC 129
  133. #define CLKGEN_HDMI_ISCAN_TX_CK_OUT1_CLK 130
  134. #define CLKGEN_IOPMP_EIP120SIII_ACLK 131
  135. #define CLKGEN_EIP120SII_ACLK 132
  136. #define CLKGEN_MBOX2_PCLK 133
  137. #define CLKGEN_AXI4_VISYS1_ACLK 134
  138. #define CLKGEN_UART1_PCLK 135
  139. #define CLK_OUT_3 136
  140. #define CLKGEN_UART5_SCLK 137
  141. #define CLKGEN_HDMI_ISCAN_RX_WORD_CLK2_CLK 138
  142. #define CLKGEN_MBOX3_PCLK 139
  143. #define QSPI1_SSI_CLK 140
  144. #define CLKGEN_I2C1_PCLK 141
  145. #define CLKGEN_HDMI_I2S_CLK 142
  146. #define CLKGEN_AXI4_CPUSYS2_PCLK 143
  147. #define CLKGEN_CFG2TEE_X2H_MHCLK 144
  148. #define CLKGEN_C910_CPU_CLK 145
  149. #define VOSYS_HDMI_ISCAN_TX_CK_OUT2_CLK 146
  150. #define CLKGEN_HDMI_PCLK 147
  151. #define CLKGEN_IOPMP_EIP120SII_PCLK 148
  152. #define CLKGEN_MISCSYS_AXI_PCLK 149
  153. #define CLKGEN_EIP120SI_ACLK 150
  154. #define TEESYS_I1_HCLK 151
  155. #define PERISYS_APB_PCLK 152
  156. #define VOSYS_HDMI_ISCAN_RX_WORD_CLK0_DIV2_CLK 153
  157. #define CLKGEN_TIMER0_CCLK 154
  158. #define CLKGEN_IOPMP_USB3_ACLK 155
  159. #define CLKGEN_UART2_PCLK 156
  160. #define CLK_OUT_4 157
  161. #define AXI4_CPUSYS2_ACLK 158
  162. #define CLKGEN_AUDIO_SUBSYS_ACLK_AP2CP 159
  163. #define CLKGEN_I2C3_IC_CLK 160
  164. #define CLKGEN_IOPMP_GPU_ACLK 161
  165. #define CLKGEN_TIMER1_CCLK 162
  166. #define VOSYS_I2S_CLK 163
  167. #define CLKGEN_I2C5_IC_CLK 164
  168. #define VOSYS_OSC_CLK_MUX_I2S_CLK 165
  169. #define CLKGEN_DDR_SUBSYS_ACLK_0 166
  170. #define CLKGEN_TIMER1_PCLK 167
  171. #define CLKGEN_I2C1_IC_CLK 168
  172. #define CLKGEN_I2S_SRC_CLK 169
  173. #define VISYS_DW200_CLK_VSE 170
  174. #define CLKGEN_MIPIDSI1_PIXCLK 171
  175. #define VOSYS_RTC_CLK 172
  176. #define CLK_OUT_1 173
  177. #define CLKGEN_PERISYS_APB4_HCLK 174
  178. #define MISC_USB3_CTRL_REF_CLK 175
  179. #define CLKGEN_TEE_SYSREG_PCLK 176
  180. #define CLKGEN_MISCSYS_AXI_ACLK 177
  181. #define CLKGEN_MIPIDSI1_SCANCLK 178
  182. #define CLKGEN_GPIO3_DBCLK 179
  183. #define CLKGEN_HDMI_ISCAN_40M_CLK 180
  184. #define CLKGEN_PERI2PERI1_APB_HCLK 181
  185. #define CLKGEN_GMAC0_HCLK 182
  186. #define CLKGEN_DDR_SUBSYS_PCLK 183
  187. #define VOSYS_PCLK 184
  188. #define CLKGEN_MIPIDSI1_SCANBYTECLK 185
  189. #define CLKGEN_VPSYS_G2D_ACLK 186
  190. #define CLKGEN_EIP150B_HCLK 187
  191. #define CLKGEN_UART4_SCLK 188
  192. #define DPU1_PLL_TEST_CLK 189
  193. #define CLKGEN_VOSYS_X2X_ACLK_M 190
  194. #define CLKGEN_IOPMP_EIP120SI_ACLK 191
  195. #define CLKGEN_CLK_OUT_4_CLK 192
  196. #define CLKGEN_GPIO0_FPCLK 193
  197. #define PAD_OSC_CLK 194
  198. #define CLKGEN_C910_BUS_CLK_NO_ICG 195
  199. #define CLKGEN_TIMER0_PCLK 196
  200. #define CLKGEN_AHB2_CPUSYS_HCLK 197
  201. #define EMMC_SDIO_REF_CLK 198
  202. #define CLKGEN_IOPMP_CHIP_DBG_PCLK 199
  203. #define CLKGEN_BMU_C910_PCLK 200
  204. #define CLKGEN_IOPMP_DPU1_ACLK 201
  205. #define CLKGEN_PADCTRL0_APSYS_PCLK 202
  206. #define MISC_SDIO1_OSC_CLK 203
  207. #define CLKGEN_C910_OSC_CLK 204
  208. #define VISYS_ISP_RY_CCLK 205
  209. #define CLKGEN_VPSYS_PCLK 206
  210. #define VISYS_MIPI_CSI0_PIXELCLK 207
  211. #define NPU_CCLK 208
  212. #define CLKGEN_AXI4_TEESYS_ACLK 209
  213. #define PERI2SYS_APB_PCLK 210
  214. #define CLKGEN_IOPMP_GMAC0_PCLK 211
  215. #define CLKGEN_VPSYS_G2D_PCLK 212
  216. #define CLKGEN_EMMC_ACLK 213
  217. #define CLKGEN_UART3_SCLK 214
  218. #define AONSYS_BUS_CLK 215
  219. #define DPU0_PLL_FOUT4 216
  220. #define VOSYS_MIPIDSI1_SCANCLK 217
  221. #define CLKGEN_UART4_PCLK 218
  222. #define CLKGEN_HDMI_ISCAN_SCL 219
  223. #define CLKGEN_MIPI_CSI1_PIXCLK 220
  224. #define CLKGEN_APSYS_CLKGEN_PCLK 221
  225. #define CLKGEN_GPU_TIMER_REFCLK 222
  226. #define GMAC_PLL_FOUT1PH0 223
  227. #define VOSYS_MIPIDSI1_SCANBYTECLK 224
  228. #define CLKGEN_GPIO3_FPCLK 225
  229. #define CLKGEN_SDIO1_OSC_CLK 226
  230. #define CLKGEN_GPIO3_PCLK 227
  231. #define CLKGEN_VPSYS_AXI_ACLK 228
  232. #define CLKGEN_HDMI_ISCAN_TX_CK_20B_CLK 229
  233. #define CLKGEN_VOSYSREG_PCLK 230
  234. #define VIDEO_PLL_TEST_CLK 231
  235. #define CLKGEN_MBOX1_PCLK 232
  236. #define CLKGEN_I2C2_IC_CLK 233
  237. #define VOSYS_MIPIDSI0_PLL_SCANCLK 234
  238. #define VOSYS_MIPIDSI1_SCANTXCLKESC 235
  239. #define VOSYS_HDMI_ISCAN_RX_WORD_CLK1_DIV2_CLK 236
  240. #define CLKGEN_UART2_SCLK 237
  241. #define MISC_TEESYS_PCLK 238
  242. #define AUDIO_PLL_TEST_CLK 239
  243. #define CLKGEN_DPU_PIXELCLK1 240
  244. #define CLKGEN_IOPMP_TEEDMAC_PCLK 241
  245. #define CLKGEN_TOP_APB_SX_PCLK 242
  246. #define CLKGEN_I2C4_IC_CLK 243
  247. #define GMAC_PLL_TEST_CLK 244
  248. #define CLKGEN_HDMI_JTAG_TCLK 245
  249. #define VISYS_MIPI_CSI0_CFGCLK 246
  250. #define CLKGEN_CPU2AON_X2H_ACLK 247
  251. #define VOSYS_HDMI_ISCAN_TX_CK_OUT0_CLK 248
  252. #define QSPI_SSI_CLK 249
  253. #define VOSYS_DPU_CCLK 250
  254. #define CLKGEN_CPU2VI_X2H_MHCLK 251
  255. #define CLKGEN_MIPI_DSI0_REFCLK 252
  256. #define CLKGEN_DSPSYS_HCLK 253
  257. #define CLKGEN_IOPMP_AUD_PCLK 254
  258. #define CLKGEN_PERI2PERI1_APB_PCLK 255
  259. #define CFG_AXI_ACLK 256
  260. #define VPSYS_FCE_CCLK 257
  261. #define CLKGEN_HDMI_ISCAN_CLK 258
  262. #define CPU_PLL0_TEST_CLK 259
  263. #define CLKGEN_CPU2PERI_X2H_MHCLK 260
  264. #define VISYS_ACLK_M 261
  265. #define VOSYS_HDMI_JTAG_TCLK 262
  266. #define CLKGEN_IOPMP_AUD_ACLK 263
  267. #define CLKGEN_HDMI_ISCAN_RX_WORD_CLK1_DIV2_CLK 264
  268. #define VOSYS_HDMI_ISCAN_RX_WORD_CLK1_CLK 265
  269. #define VOSYS_MIPIDSI0_REFCLK 266
  270. #define CLKGEN_VISYS_ACLK_M 267
  271. #define VOSYS_MIPIDSI0_SCANRXCLKESC 268
  272. #define CLKGEN_SDIO1_ACLK 269
  273. #define CFG_APB_PCLK 270
  274. #define CLKGEN_PADCTRL1_APSYS_PCLK 271
  275. #define VOSYS_MIPIDSI0_SCANCLK 272
  276. #define CLKGEN_I2C0_IC_CLK 273
  277. #define CLKGEN_VPSYS_APB_PCLK 274
  278. #define CLKGEN_VPSYS_VENC_CCLK 275
  279. #define CLKGEN_AXI4_CFG_BUS_ACLK 276
  280. #define CLKGEN_MIPIDSI0_SCANBYTECLK 277
  281. #define GPIO3_DBCLK 278
  282. #define CLKGEN_HDMI_ISCAN_RX_WORD_CLK0_CLK 279
  283. #define CLKGEN_UART5_PCLK 280
  284. #define DPU0_PLL_FOUTPOSTDIV_ICG 281
  285. #define CPU_PLL0_FOUT4 282
  286. #define CLKGEN_GPIO2_FPCLK 283
  287. #define CLKGEN_DPU_ACLK 284
  288. #define CLKGEN_AXI4_CPUSYS2_ACLK 285
  289. #define CLKGEN_DSPSYS_PCLK 286
  290. #define TEE_PLL_FOUTPOSTDIV 287
  291. #define TIMER_CCLK 288
  292. #define VOSYS_MIPIDSI1_PLL_SCANCLK 289
  293. #define CLKGEN_GMAC_AXI_PCLK 290
  294. #define CLKGEN_USB3_DRD_PCLK 291
  295. #define CLKGEN_AXI4_CPUSYS1_PCLK 292
  296. #define VOSYS_ACLK 293
  297. #define CLKGEN_IOPMP_EIP120SI_PCLK 294
  298. #define VOSYS_HDMI_ISCAN_TMDSCLKIN_CLK 295
  299. #define VOSYS_HDMI_ISCAN_CKO_WORD_CLK 296
  300. #define CLKGEN_NPUSYS_AXI_ACLK 297
  301. #define CLKGEN_IOPMP_SDIO0_PCLK 298
  302. #define CLKGEN_DW200_HCLK 299
  303. #define VOSYS_HDMI_ISCAN_RX_WORD_CLK2_CLK 300
  304. #define CLKGEN_UART0_PCLK 301
  305. #define CLKGEN_CLK_OUT_2_CLK 302
  306. #define CLKGEN_GPIO0_PCLK 303
  307. #define CLKGEN_EMMC_OSC_CLK 304
  308. #define VPSYS_APB_PCLK 305
  309. #define CLKGEN_HDMI_PIXCLK 306
  310. #define CLKGEN_IOPMP_TEEDMAC_ACLK 307
  311. #define AUDIO_PLL_FOUT4 308
  312. #define CLKGEN_MIPI_CSI2_PCLK 309
  313. #define CLKGEN_MIPI_DSI1_PCLK 310
  314. #define CLKGEN_MIPI_DSI0_CFGCLK 311
  315. #define VISYS_ISP0_CLK 312
  316. #define VISYS_ISP1_CLK 313
  317. #define MISC_EMMC_OSC_CLK 314
  318. #define DPU0_PLL_FOUTPOSTDIV 315
  319. #define VISYS_AHB_HCLK 316
  320. #define CLKGEN_IOPMP_SDIO1_ACLK 317
  321. #define CLKGEN_EMMC_HCLK 318
  322. #define I2S_CLK 319
  323. #define CLKGEN_CPU2PERI_X2H_ACLK 320
  324. #define VPSYS_AXI_ACLK 321
  325. #define CLKGEN_IOPMP_SDIO1_PCLK 322
  326. #define CLKGEN_EIP120SIII_HCLK 323
  327. #define CLKGEN_BMU_C910_ACLK 324
  328. #define CLKGEN_IOPMP_DMAC_CPUSYS_PCLK 325
  329. #define GPIO2_DBCLK 326
  330. #define CHIP_DBG_CCLK 327
  331. #define CLKGEN_MISCSYS_TEE_CCLK 328
  332. #define CLKGEN_I2C5_PCLK 329
  333. #define CLKGEN_X2H_CPUSYS_MHCLK 330
  334. #define CLKGEN_PWM_CCLK 331
  335. #define DPU0_PLL_TEST_CLK 332
  336. #define CLKGEN_VISYS_PCLK 333
  337. #define MISC_TEESYS_HCLK 334
  338. #define SPI_SSI_CLK 335
  339. #define CLKGEN_PWM_PCLK 336
  340. #define VOSYS_MIPIDSI1_SCANRXCLKESC 337
  341. #define QSPI0_SSI_CLK 338
  342. #define CLKGEN_HDMI_ISCAN_TMDSCLKIN_CLK 339
  343. #define CLKGEN_SPI_SSI_CLK 340
  344. #define VIDEO_PLL_FOUT4 341
  345. #define CLKGEN_IOPMP_GMAC0_ACLK 342
  346. #define CLKGEN_VIPRE_ACLK 343
  347. #define MISC_OSC_CLK_DIV24 344
  348. #define CLKGEN_ISP_VENC_SHAKE_PCLK 345
  349. #define CLKGEN_HDMI_ISCAN_TX_CK_OUT0_CLK 346
  350. #define CLKGEN_VPSYS_G2D_CCLK 347
  351. #define CLKGEN_CPU2CFG_X2X_ACLK_M 348
  352. #define CLKGEN_GMAC1_PCLK 349
  353. #define CLKGEN_MIPIDSI0_PLL_SCANCLK 350
  354. #define CLKGEN_HDMI_ISCAN_RX_WORD_CLK0_DIV2_CLK 351
  355. #define TEE_PLL_FOUT4 352
  356. #define PERISYS_AHB_HCLK 353
  357. #define VIDEO_PLL_FOUT1PH0 354
  358. #define CLKGEN_MIPIDSI0_PIXCLK 355
  359. #define CLKGEN_PERI_I2S_SRC_CLK_1 356
  360. #define CLKGEN_MIPI_CSI0_PCLK 357
  361. #define CLKGEN_DDR_SUBSYS_ACLK_1 358
  362. #define CLKGEN_GMAC0_PCLK 359
  363. #define CLK_OUT_2 360
  364. #define CLKGEN_EIP120SIII_ACLK 361
  365. #define AONSYS_HCLK 362
  366. #define CLKGEN_ISP0_CLK 363
  367. #define CLKGEN_C910_BROM_HCLK 364
  368. #define DPU1_PLL_FOUT4 365
  369. #define PERI_I2S_SRC_CLK 366
  370. #define CPU_PLL1_TEST_CLK 367
  371. #define CLKGEN_DDR_SUBSYS_ACLK_2 368
  372. #define CLKGEN_MIPIDSI0_SCANCLK 369
  373. #define I2C_IC_CLK 370
  374. #define CLKGEN_DPU_PIXELCLK0 371
  375. #define CLKGEN_GPIO1_DBCLK 372
  376. #define CLKGEN_C910_TOP_DS_PCLK 373
  377. #define CLKGEN_DSPSYS_ACLK_M 374
  378. #define CLKGEN_AON2CPU_A2X_HCLK 375
  379. #define VOSYS_HDMI_ISCAN_CK_REF_CLK 376
  380. #define CLKGEN_IOPMP_EMMC_PCLK 377
  381. #define NPU_CORE_CLK 378
  382. #define CLKGEN_IOPMP_USB3_PCLK 379
  383. #define VPSYS_PCLK 380
  384. #define VIDEO_PLL_FOUTPOSTDIV 381
  385. #define CLKGEN_CPU2VP_X2P_ACLK 382
  386. #define CLKGEN_APB_CPU2CFG_HCLK 383
  387. #define VOSYS_OSC_CLK_MUX_CEC_CLK_OCCBUF 384
  388. #define CLKGEN_GPIO1_PCLK 385
  389. #define CLKGEN_APSYS_SYSREG_PCLK 386
  390. #define CLKGEN_VISYS_HCLK 387
  391. #define CLKGEN_MIPI_CSI1_PCLK 388
  392. #define CLKGEN_AHB2_TEESYS_HCLK 389
  393. #define CLKGEN_DDR_SUBSYS_ACLK_4 390
  394. #define SYS_PLL_TEST_CLK 391
  395. #define VISYS_MIPI_CSI_SCANCLK 392
  396. #define CPU_PLL0_FOUTPOSTDIV 393
  397. #define CLKGEN_UART3_PCLK 394
  398. #define CLKGEN_X2H_CPUSYS_ACLK 395
  399. #define CLKGEN_MIPI_CSI1_CFG_CLK 396
  400. #define CLKGEN_HDMI_ISCAN_RX_WORD_CLK2_DIV2_CLK 397
  401. #define CLKGEN_MISCSYS_APB_HCLK 398
  402. #define CLKGEN_CPU2CFG_X2H_ACLK 399
  403. #define CLKGEN_MIPI_CSI2_FPCLK 400
  404. #define CLKGEN_ISP_RY_CCLK 401
  405. #define CLKGEN_X2P_VOSYS_ACLK 402
  406. #define CLKGEN_VIPRE_PIXELCLK 403
  407. #define VOSYS_GPU_TIMER_REFCLK 404
  408. #define VOSYS_OSC_CLK_MUX_CEC_CLK 405
  409. #define CLKGEN_APSYS_RSTGEN_PCLK 406
  410. #define VOSYS_HDMI_ISCAN_SCL 407
  411. #define CLKGEN_ISP_RY_HCLK 408
  412. #define VOSYS_OSC_CLK 409
  413. #define VISYS_PCLK 410
  414. #define CLKGEN_AXI4_VO_ACLK 411
  415. #define CLKGEN_MIPIDSI1_PLL_SCANCLK 412
  416. #define GPIO1_DBCLK 413
  417. #define CLKGEN_AXI4_VISYS2_ACLK 414
  418. #define CLKGEN_EIP120SI_HCLK 415
  419. #define CLKGEN_IOPMP_CHIP_DBG_ACLK 416
  420. #define VOSYS_HDMI_ISCAN_TX_CK_20B_CLK 417
  421. #define VOSYS_MIPIDSI1_REFCLK 418
  422. #define CLKGEN_CHIP_DBG_ACLK 419
  423. #define VOSYS_CFG_ACLK 420
  424. #define CLKGEN_VOSYS_AXI_ACLK 421
  425. #define CPU_BUS_DFTCLK 422
  426. #define VOSYS_HDMI_ISCAN_CLK 423
  427. #define VISYS_SLAVE_BUS_HCLK 424
  428. #define CLKGEN_VPSYS_VDEC_PCLK 425
  429. #define GMAC_PLL_FOUT4 426
  430. #define CLKGEN_QSPI0_PCLK 427
  431. #define CLKGEN_ISP1_CLK 428
  432. #define CLKGEN_MIPI_CSI0_FPCLK 429
  433. #define CLKGEN_ISP0_ACLK 430
  434. #define CLKGEN_CPU2VI_X2H_ACLK 431
  435. #define C910_CCLK 432
  436. #define CLKGEN_DW200_CLK_VSE 433
  437. #define CLKGEN_AXI4_CPUSYS1_ACLK 434
  438. #define CLKGEN_GPU_CFG_ACLK 435
  439. #define CLKGEN_GPIO1_FPCLK 436
  440. #define CLKGEN_SRAM_AXI_ACLK_0 437
  441. #define CLKGEN_I2C2_PCLK 438
  442. #define CLKGEN_IOPMP_GMAC1_PCLK 439
  443. #define CLKGEN_ISP0_S_HCLK 440
  444. #define GPIO0_DBCLK 441
  445. #define CLKGEN_AXI4_VO_CFG_ACLK 442
  446. #define CLKGEN_NPU_CORE_CLK 443
  447. #define DPU0_PLL_DIV_CLK 444
  448. #define VOSYS_MIPIDSI0_SCANBYTECLK 445
  449. #define CLKGEN_CHIP_DBG_CCLK 446
  450. #define CLKGEN_DMAC_CPUSYS_HCLK 447
  451. #define CLKGEN_IOPMP_DPU_ACLK 448
  452. #define CLKGEN_DDR_SUBSYS_ACLK_3 449
  453. #define CLK_100M 450
  454. #define CLKGEN_DSMART_PCLK 451
  455. #define CLKGEN_DW200_CLK_DWE 452
  456. #define VPSYS_G2D_CCLK 453
  457. #define CLKGEN_WDT1_PCLK 454
  458. #define DPU1_PLL_FOUTPOSTDIV 455
  459. #define CLKGEN_IOPMP_GMAC1_ACLK 456
  460. #define CLKGEN_VPSYS_FCE_PCLK 457
  461. #define CLKGEN_MIPI_CSI_SCANCLK 458
  462. #define CLKGEN_MIPI_CSI2_PIXCLK 459
  463. #define CLKGEN_I2C0_PCLK 460
  464. #define VOSYS_HDMI_ISCAN_RX_WORD_CLK2_DIV2_CLK 461
  465. #define CLKGEN_HDMI_SFR_CLK 462
  466. #define TEE_PLL_TEST_CLK 463
  467. #define CLKGEN_IOPMP_DMAC_CPUSYS_ACLK 464
  468. #define CLKGEN_ISP_PIXELCLK 465
  469. #define CLKGEN_MIPI_CSI1_FPCLK 466
  470. #define SYS_PLL_FOUT4 467
  471. #define CLKGEN_AXI4_VO_PCLK 468
  472. #define CLKGEN_UART0_SCLK 469
  473. #define CLKGEN_CPU2AON_X2H_MHCLK 470
  474. #define VISYS_MIPI_CSI_SCANBYTECLK 471
  475. #define UART_SCLK 472
  476. #define CLKGEN_IOPMP_AON_ACLK 473
  477. #define CLKGEN_VPSYS_VDEC_ACLK 474
  478. #define CLKGEN_GMAC1_HCLK 475
  479. #define CLKGEN_ISP_VENC_SHAKE_ACLK 476
  480. #define TEESYS_HCLK 477
  481. #define PWM_CCLK 478
  482. #define CLKGEN_GPIO0_DBCLK 479
  483. #define CLKGEN_SDIO0_OSC_CLK 480
  484. #define CLKGEN_GMAC1_ACLK 481
  485. #define VPSYS_ACLK 482
  486. #define AHB2_CPUSYS_HCLK_OUT_DIV 483
  487. #define APB3_CPUSYS_PCLK_DIV 484
  488. #define CFG_AXI_ACLK_OUT_DIV 485
  489. #define PERISYS_AHB_HCLK_OUT_DIV 486
  490. #define CLK_OUT_1_OUT_DIV 487
  491. #define CLK_OUT_2_OUT_DIV 488
  492. #define CLK_OUT_3_OUT_DIV 489
  493. #define CLK_OUT_4_OUT_DIV 490
  494. #define NPU_CCLK_OUT_DIV 491
  495. #define CFG_APB_PCLK_OUT_DIV 492
  496. #define CPU_PLL0_BYPASS 493
  497. #define CPU_PLL1_BYPASS 494
  498. #define GMAC_PLL_BYPASS 495
  499. #define VIDEO_PLL_BYPASS 496
  500. #define TEE_PLL_BYPASS 497
  501. #define DPU0_PLL_BYPASS 498
  502. #define DPU1_PLL_BYPASS 499
  503. #define CLK_DUMMY 500
  504. #define OSC_32K 501
  505. #define OSC_24M 502
  506. #define RC_24M 503
  507. #define CLK_END 504
  508. #endif