123456789101112131415161718192021222324252627282930313233343536373839404142434445464748495051525354555657585960616263646566676869707172737475767778798081828384858687888990919293949596979899100101102103104105106107108109110111112113114115116117118119120121122123124125126127128129130131132133134135136137138139140141142143144145146147148149150151152153154155156157158159160161162163164165166167168169170171172173174175176177178179180181182183184185186187188189190191192193194195196197198199200201202203204205206207208209210211212213214215216217218219220221222223224225226227228229230231232233234235236237238239240241242243244245246247248249250251252253254255256257258259260261262263264265266267268269270271272273274275276277278279280281282283284285286287288289290291292293294295296297298299300301302303304305306307308309310311312313314315316317318319320321322323324325326327328329330331332333334335336337338339340341342343344345346347348349350351352353354355356357358359360361362363364365366367368369370371372373374375376377378379380381382383384385386387388389390391392393394395396397398399400401402403404405406407408409410411412413414415416417418419420421422423424425426427428429430431432433434435436437438439440441442443444445446447448449450451452453454455456457458459460461462463464465466467468469470471472473474475476477478479480481482483484485486487488489490491492493494495496497498499500501502503504505506507508509510511512513514515516517518519520521522523524525526527528529530531532533534535536537538539540541542543544545546547548549550551552553554555556557558559560561562563564565566567568569570571572573574575576577578579580581582583584585586587588589590591592593594595596597598599600601602603604605606607608609610611612613614615616617618619620621622623624625626627628629630631632633634635636637638639640641642643644645646647648649650651652653654655656657658659660661662663664665666667668669670671672673674675676677678679680681682683684685686687688689690691692693694695696697698699700701702703704705706707708709710711712713714715716717718719720721722723724725726727728729730731732733734735736737738739740741742743744745746747748749750751752753754755756757758759760761762763764765766767768769770771772773774775776777778779780781782783784785786787788789790791792793794795796797798799800801802803804805806807808809810811812813814815816817818819820821822823824825826827828829830831832833834835836837838839840841842843844845846847848849850851852853854855856857858859860861862863864865866867868869870871872873874875876877878879880881882883884885886887888889890891892893894895896897898899900901902903904905906907908909910911912913914915916917918919920921922923924925926927928 |
- /* SPDX-License-Identifier: GPL-2.0+ */
- /*
- * Copyright 2017 NXP
- */
- #ifndef __ASM_ARCH_IMX8M_DDR_H
- #define __ASM_ARCH_IMX8M_DDR_H
- #include <asm/io.h>
- #include <asm/types.h>
- #include <asm/arch/ddr.h>
- #define DDRC_DDR_SS_GPR0 0x3d000000
- #define DDRC_IPS_BASE_ADDR_0 0x3f400000
- #define IP2APB_DDRPHY_IPS_BASE_ADDR(X) (0x3c000000 + (X * 0x2000000))
- #define DDRPHY_MEM(X) (0x3c000000 + (X * 0x2000000) + 0x50000)
- struct ddrc_freq {
- u32 res0[8];
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- u32 derateint;
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- u32 res;
- u32 init6;
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- u32 res4[4];
- u32 dramtmg0;
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- u32 res5[10];
- u32 mramtmg0;
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- u32 mramtmg9;
- u32 zqctl0;
- u32 res6[3];
- u32 dfitmg0;
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- u32 res7[7];
- u32 dfitmg2;
- u32 dfitmg3;
- u32 res8[33];
- u32 odtcfg;
- };
- struct imx8m_ddrc_regs {
- u32 mstr;
- u32 stat;
- u32 mstr1;
- u32 res1;
- u32 mrctrl0;
- u32 mrctrl1;
- u32 mrstat;
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- u32 derateen;
- u32 derateint;
- u32 mstr2;
- u32 res2;
- u32 pwrctl;
- u32 pwrtmg;
- u32 hwlpctl;
- u32 hwffcctl;
- u32 hwffcstat;
- u32 res3[3];
- u32 rfshctl0;
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- u32 rfshctl2;
- u32 rfshctl4;
- u32 rfshctl3;
- u32 rfshtmg;
- u32 rfshtmg1;
- u32 res4;
- u32 ecccfg0;
- u32 ecccfg1;
- u32 eccstat;
- u32 eccclr;
- u32 eccerrcnt;
- u32 ecccaddr0;
- u32 ecccaddr1;
- u32 ecccsyn0;
- u32 ecccsyn1;
- u32 ecccsyn2;
- u32 eccbitmask0;
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- u32 eccbitmask2;
- u32 eccuaddr0;
- u32 eccuaddr1;
- u32 eccusyn0;
- u32 eccusyn1;
- u32 eccusyn2;
- u32 eccpoisonaddr0;
- u32 eccpoisonaddr1;
- u32 crcparctl0;
- u32 crcparctl1;
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- u32 crcparstat;
- u32 init0;
- u32 init1;
- u32 init2;
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- u32 dimmctl;
- u32 rankctl;
- u32 res5;
- u32 chctl;
- u32 dramtmg0;
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- u32 res6[10];
- u32 mramtmg0;
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- u32 mramtmg4;
- u32 mramtmg9;
- u32 zqctl0;
- u32 zqctl1;
- u32 zqctl2;
- u32 zqstat;
- u32 dfitmg0;
- u32 dfitmg1;
- u32 dfilpcfg0;
- u32 dfilpcfg1;
- u32 dfiupd0;
- u32 dfiupd1;
- u32 dfiupd2;
- u32 res7;
- u32 dfimisc;
- u32 dfitmg2;
- u32 dfitmg3;
- u32 dfistat;
- u32 dbictl;
- u32 dfiphymstr;
- u32 res8[14];
- u32 addrmap0;
- u32 addrmap1;
- u32 addrmap2;
- u32 addrmap3;
- u32 addrmap4;
- u32 addrmap5;
- u32 addrmap6;
- u32 addrmap7;
- u32 addrmap8;
- u32 addrmap9;
- u32 addrmap10;
- u32 addrmap11;
- u32 res9[4];
- u32 odtcfg;
- u32 odtmap;
- u32 res10[2];
- u32 sched;
- u32 sched1;
- u32 sched2;
- u32 perfhpr1;
- u32 res11;
- u32 perflpr1;
- u32 res12;
- u32 perfwr1;
- u32 res13[4];
- u32 dqmap0;
- u32 dqmap1;
- u32 dqmap2;
- u32 dqmap3;
- u32 dqmap4;
- u32 dqmap5;
- u32 res14[26];
- u32 dbg0;
- u32 dbg1;
- u32 dbgcam;
- u32 dbgcmd;
- u32 dbgstat;
- u32 res15[3];
- u32 swctl;
- u32 swstat;
- u32 res16[2];
- u32 ocparcfg0;
- u32 ocparcfg1;
- u32 ocparcfg2;
- u32 ocparcfg3;
- u32 ocparstat0;
- u32 ocparstat1;
- u32 ocparwlog0;
- u32 ocparwlog1;
- u32 ocparwlog2;
- u32 ocparawlog0;
- u32 ocparawlog1;
- u32 ocparrlog0;
- u32 ocparrlog1;
- u32 ocpararlog0;
- u32 ocpararlog1;
- u32 poisoncfg;
- u32 poisonstat;
- u32 adveccindex;
- union {
- u32 adveccstat;
- u32 eccapstat;
- };
- u32 eccpoisonpat0;
- u32 eccpoisonpat1;
- u32 eccpoisonpat2;
- u32 res17[6];
- u32 caparpoisonctl;
- u32 caparpoisonstat;
- u32 res18[2];
- u32 dynbsmstat;
- u32 res19[18];
- u32 pstat;
- u32 pccfg;
- struct {
- u32 pcfgr;
- u32 pcfgw;
- u32 pcfgc;
- struct {
- u32 pcfgidmaskch0;
- u32 pcfidvaluech0;
- } pcfgid[16];
- u32 pctrl;
- u32 pcfgqos0;
- u32 pcfgqos1;
- u32 pcfgwqos0;
- u32 pcfgwqos1;
- u32 res[4];
- } pcfg[16];
- struct {
- u32 sarbase;
- u32 sarsize;
- } sar[4];
- u32 sbrctl;
- u32 sbrstat;
- u32 sbrwdata0;
- u32 sbrwdata1;
- u32 pdch;
- u32 res20[755];
- /* umctl2_regs_dch1 */
- u32 ch1_stat;
- u32 res21[2];
- u32 ch1_mrctrl0;
- u32 ch1_mrctrl1;
- u32 ch1_mrstat;
- u32 ch1_mrctrl2;
- u32 res22[4];
- u32 ch1_pwrctl;
- u32 ch1_pwrtmg;
- u32 ch1_hwlpctl;
- u32 res23[15];
- u32 ch1_eccstat;
- u32 ch1_eccclr;
- u32 ch1_eccerrcnt;
- u32 ch1_ecccaddr0;
- u32 ch1_ecccaddr1;
- u32 ch1_ecccsyn0;
- u32 ch1_ecccsyn1;
- u32 ch1_ecccsyn2;
- u32 ch1_eccbitmask0;
- u32 ch1_eccbitmask1;
- u32 ch1_eccbitmask2;
- u32 ch1_eccuaddr0;
- u32 ch1_eccuaddr1;
- u32 ch1_eccusyn0;
- u32 ch1_eccusyn1;
- u32 ch1_eccusyn2;
- u32 res24[2];
- u32 ch1_crcparctl0;
- u32 res25[2];
- u32 ch1_crcparstat;
- u32 res26[46];
- u32 ch1_zqctl2;
- u32 ch1_zqstat;
- u32 res27[11];
- u32 ch1_dfistat;
- u32 res28[33];
- u32 ch1_odtmap;
- u32 res29[47];
- u32 ch1_dbg1;
- u32 ch1_dbgcam;
- u32 ch1_dbgcmd;
- u32 ch1_dbgstat;
- u32 res30[123];
- /* umctl2_regs_freq1 */
- struct ddrc_freq freq1;
- u32 res31[109];
- /* umctl2_regs_addrmap_alt */
- u32 addrmap0_alt;
- u32 addrmap1_alt;
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- u32 addrmap4_alt;
- u32 addrmap5_alt;
- u32 addrmap6_alt;
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- u32 addrmap8_alt;
- u32 addrmap9_alt;
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- u32 addrmap11_alt;
- u32 res32[758];
- /* umctl2_regs_freq2 */
- struct ddrc_freq freq2;
- u32 res33[879];
- /* umctl2_regs_freq3 */
- struct ddrc_freq freq3;
- };
- struct imx8m_ddrphy_regs {
- u32 reg[0xf0000];
- };
- /* PHY State */
- enum pstate {
- PS0,
- PS1,
- PS2,
- PS3,
- };
- enum msg_response {
- TRAIN_SUCCESS = 0x7,
- TRAIN_STREAM_START = 0x8,
- TRAIN_FAIL = 0xff,
- };
- #define DDRC_MSTR_0 0x3d400000
- #define DDRC_STAT_0 0x3d400004
- #define DDRC_MSTR1_0 0x3d400008
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- #define DDRC_ECCBITMASK1_0 0x3d40009c
- #define DDRC_ECCBITMASK2_0 0x3d4000a0
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- #define DDRC_ECCPOISONADDR0_0 0x3d4000b8
- #define DDRC_ECCPOISONADDR1_0 0x3d4000bc
- #define DDRC_CRCPARCTL0_0 0x3d4000c0
- #define DDRC_CRCPARCTL1_0 0x3d4000c4
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- #define DDRC_DRAMTMG0_0 0x3d400100
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- #define DDRC_PCFGW_3(X) (DDRC_IPS_BASE_ADDR(X) + 3 * 0xb0 + 0x408)
- #define DDRC_PCFGC_0(X) (DDRC_IPS_BASE_ADDR(X) + 0x40c)
- #define DDRC_PCFGIDMASKCH(X) (DDRC_IPS_BASE_ADDR(X) + 0x410)
- #define DDRC_PCFGIDVALUECH(X) (DDRC_IPS_BASE_ADDR(X) + 0x414)
- #define DDRC_PCTRL_0(X) (DDRC_IPS_BASE_ADDR(X) + 0x490)
- #define DDRC_PCTRL_1(X) (DDRC_IPS_BASE_ADDR(X) + 0x490 + 1 * 0xb0)
- #define DDRC_PCTRL_2(X) (DDRC_IPS_BASE_ADDR(X) + 0x490 + 2 * 0xb0)
- #define DDRC_PCTRL_3(X) (DDRC_IPS_BASE_ADDR(X) + 0x490 + 3 * 0xb0)
- #define DDRC_PCFGQOS0_0(X) (DDRC_IPS_BASE_ADDR(X) + 0x494)
- #define DDRC_PCFGQOS1_0(X) (DDRC_IPS_BASE_ADDR(X) + 0x498)
- #define DDRC_PCFGWQOS0_0(X) (DDRC_IPS_BASE_ADDR(X) + 0x49c)
- #define DDRC_PCFGWQOS1_0(X) (DDRC_IPS_BASE_ADDR(X) + 0x4a0)
- #define DDRC_SARBASE0(X) (DDRC_IPS_BASE_ADDR(X) + 0xf04)
- #define DDRC_SARSIZE0(X) (DDRC_IPS_BASE_ADDR(X) + 0xf08)
- #define DDRC_SBRCTL(X) (DDRC_IPS_BASE_ADDR(X) + 0xf24)
- #define DDRC_SBRSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0xf28)
- #define DDRC_SBRWDATA0(X) (DDRC_IPS_BASE_ADDR(X) + 0xf2c)
- #define DDRC_SBRWDATA1(X) (DDRC_IPS_BASE_ADDR(X) + 0xf30)
- #define DDRC_PDCH(X) (DDRC_IPS_BASE_ADDR(X) + 0xf34)
- #define DDRC_FREQ1_DERATEEN(X) (DDRC_IPS_BASE_ADDR(X) + 0x2020)
- #define DDRC_FREQ1_DERATEINT(X) (DDRC_IPS_BASE_ADDR(X) + 0x2024)
- #define DDRC_FREQ1_RFSHCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x2050)
- #define DDRC_FREQ1_RFSHTMG(X) (DDRC_IPS_BASE_ADDR(X) + 0x2064)
- #define DDRC_FREQ1_INIT3(X) (DDRC_IPS_BASE_ADDR(X) + 0x20dc)
- #define DDRC_FREQ1_INIT4(X) (DDRC_IPS_BASE_ADDR(X) + 0x20e0)
- #define DDRC_FREQ1_INIT6(X) (DDRC_IPS_BASE_ADDR(X) + 0x20e8)
- #define DDRC_FREQ1_INIT7(X) (DDRC_IPS_BASE_ADDR(X) + 0x20ec)
- #define DDRC_FREQ1_DRAMTMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x2100)
- #define DDRC_FREQ1_DRAMTMG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x2104)
- #define DDRC_FREQ1_DRAMTMG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x2108)
- #define DDRC_FREQ1_DRAMTMG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x210c)
- #define DDRC_FREQ1_DRAMTMG4(X) (DDRC_IPS_BASE_ADDR(X) + 0x2110)
- #define DDRC_FREQ1_DRAMTMG5(X) (DDRC_IPS_BASE_ADDR(X) + 0x2114)
- #define DDRC_FREQ1_DRAMTMG6(X) (DDRC_IPS_BASE_ADDR(X) + 0x2118)
- #define DDRC_FREQ1_DRAMTMG7(X) (DDRC_IPS_BASE_ADDR(X) + 0x211c)
- #define DDRC_FREQ1_DRAMTMG8(X) (DDRC_IPS_BASE_ADDR(X) + 0x2120)
- #define DDRC_FREQ1_DRAMTMG9(X) (DDRC_IPS_BASE_ADDR(X) + 0x2124)
- #define DDRC_FREQ1_DRAMTMG10(X) (DDRC_IPS_BASE_ADDR(X) + 0x2128)
- #define DDRC_FREQ1_DRAMTMG11(X) (DDRC_IPS_BASE_ADDR(X) + 0x212c)
- #define DDRC_FREQ1_DRAMTMG12(X) (DDRC_IPS_BASE_ADDR(X) + 0x2130)
- #define DDRC_FREQ1_DRAMTMG13(X) (DDRC_IPS_BASE_ADDR(X) + 0x2134)
- #define DDRC_FREQ1_DRAMTMG14(X) (DDRC_IPS_BASE_ADDR(X) + 0x2138)
- #define DDRC_FREQ1_DRAMTMG15(X) (DDRC_IPS_BASE_ADDR(X) + 0x213C)
- #define DDRC_FREQ1_DRAMTMG16(X) (DDRC_IPS_BASE_ADDR(X) + 0x2140)
- #define DDRC_FREQ1_DRAMTMG17(X) (DDRC_IPS_BASE_ADDR(X) + 0x2144)
- #define DDRC_FREQ1_ZQCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x2180)
- #define DDRC_FREQ1_DFITMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x2190)
- #define DDRC_FREQ1_DFITMG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x2194)
- #define DDRC_FREQ1_DFITMG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x21b4)
- #define DDRC_FREQ1_DFITMG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x21b8)
- #define DDRC_FREQ1_ODTCFG(X) (DDRC_IPS_BASE_ADDR(X) + 0x2240)
- #define DDRC_FREQ2_DERATEEN(X) (DDRC_IPS_BASE_ADDR(X) + 0x3020)
- #define DDRC_FREQ2_DERATEINT(X) (DDRC_IPS_BASE_ADDR(X) + 0x3024)
- #define DDRC_FREQ2_RFSHCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x3050)
- #define DDRC_FREQ2_RFSHTMG(X) (DDRC_IPS_BASE_ADDR(X) + 0x3064)
- #define DDRC_FREQ2_INIT3(X) (DDRC_IPS_BASE_ADDR(X) + 0x30dc)
- #define DDRC_FREQ2_INIT4(X) (DDRC_IPS_BASE_ADDR(X) + 0x30e0)
- #define DDRC_FREQ2_INIT6(X) (DDRC_IPS_BASE_ADDR(X) + 0x30e8)
- #define DDRC_FREQ2_INIT7(X) (DDRC_IPS_BASE_ADDR(X) + 0x30ec)
- #define DDRC_FREQ2_DRAMTMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x3100)
- #define DDRC_FREQ2_DRAMTMG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x3104)
- #define DDRC_FREQ2_DRAMTMG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x3108)
- #define DDRC_FREQ2_DRAMTMG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x310c)
- #define DDRC_FREQ2_DRAMTMG4(X) (DDRC_IPS_BASE_ADDR(X) + 0x3110)
- #define DDRC_FREQ2_DRAMTMG5(X) (DDRC_IPS_BASE_ADDR(X) + 0x3114)
- #define DDRC_FREQ2_DRAMTMG6(X) (DDRC_IPS_BASE_ADDR(X) + 0x3118)
- #define DDRC_FREQ2_DRAMTMG7(X) (DDRC_IPS_BASE_ADDR(X) + 0x311c)
- #define DDRC_FREQ2_DRAMTMG8(X) (DDRC_IPS_BASE_ADDR(X) + 0x3120)
- #define DDRC_FREQ2_DRAMTMG9(X) (DDRC_IPS_BASE_ADDR(X) + 0x3124)
- #define DDRC_FREQ2_DRAMTMG10(X) (DDRC_IPS_BASE_ADDR(X) + 0x3128)
- #define DDRC_FREQ2_DRAMTMG11(X) (DDRC_IPS_BASE_ADDR(X) + 0x312c)
- #define DDRC_FREQ2_DRAMTMG12(X) (DDRC_IPS_BASE_ADDR(X) + 0x3130)
- #define DDRC_FREQ2_DRAMTMG13(X) (DDRC_IPS_BASE_ADDR(X) + 0x3134)
- #define DDRC_FREQ2_DRAMTMG14(X) (DDRC_IPS_BASE_ADDR(X) + 0x3138)
- #define DDRC_FREQ2_DRAMTMG15(X) (DDRC_IPS_BASE_ADDR(X) + 0x313C)
- #define DDRC_FREQ2_DRAMTMG16(X) (DDRC_IPS_BASE_ADDR(X) + 0x3140)
- #define DDRC_FREQ2_DRAMTMG17(X) (DDRC_IPS_BASE_ADDR(X) + 0x3144)
- #define DDRC_FREQ2_ZQCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x3180)
- #define DDRC_FREQ2_DFITMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x3190)
- #define DDRC_FREQ2_DFITMG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x3194)
- #define DDRC_FREQ2_DFITMG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x31b4)
- #define DDRC_FREQ2_DFITMG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x31b8)
- #define DDRC_FREQ2_ODTCFG(X) (DDRC_IPS_BASE_ADDR(X) + 0x3240)
- #define DDRC_FREQ3_DERATEEN(X) (DDRC_IPS_BASE_ADDR(X) + 0x4020)
- #define DDRC_FREQ3_DERATEINT(X) (DDRC_IPS_BASE_ADDR(X) + 0x4024)
- #define DDRC_FREQ3_RFSHCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x4050)
- #define DDRC_FREQ3_RFSHTMG(X) (DDRC_IPS_BASE_ADDR(X) + 0x4064)
- #define DDRC_FREQ3_INIT3(X) (DDRC_IPS_BASE_ADDR(X) + 0x40dc)
- #define DDRC_FREQ3_INIT4(X) (DDRC_IPS_BASE_ADDR(X) + 0x40e0)
- #define DDRC_FREQ3_INIT6(X) (DDRC_IPS_BASE_ADDR(X) + 0x40e8)
- #define DDRC_FREQ3_INIT7(X) (DDRC_IPS_BASE_ADDR(X) + 0x40ec)
- #define DDRC_FREQ3_DRAMTMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x4100)
- #define DDRC_FREQ3_DRAMTMG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x4104)
- #define DDRC_FREQ3_DRAMTMG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x4108)
- #define DDRC_FREQ3_DRAMTMG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x410c)
- #define DDRC_FREQ3_DRAMTMG4(X) (DDRC_IPS_BASE_ADDR(X) + 0x4110)
- #define DDRC_FREQ3_DRAMTMG5(X) (DDRC_IPS_BASE_ADDR(X) + 0x4114)
- #define DDRC_FREQ3_DRAMTMG6(X) (DDRC_IPS_BASE_ADDR(X) + 0x4118)
- #define DDRC_FREQ3_DRAMTMG7(X) (DDRC_IPS_BASE_ADDR(X) + 0x411c)
- #define DDRC_FREQ3_DRAMTMG8(X) (DDRC_IPS_BASE_ADDR(X) + 0x4120)
- #define DDRC_FREQ3_DRAMTMG9(X) (DDRC_IPS_BASE_ADDR(X) + 0x4124)
- #define DDRC_FREQ3_DRAMTMG10(X) (DDRC_IPS_BASE_ADDR(X) + 0x4128)
- #define DDRC_FREQ3_DRAMTMG11(X) (DDRC_IPS_BASE_ADDR(X) + 0x412c)
- #define DDRC_FREQ3_DRAMTMG12(X) (DDRC_IPS_BASE_ADDR(X) + 0x4130)
- #define DDRC_FREQ3_DRAMTMG13(X) (DDRC_IPS_BASE_ADDR(X) + 0x4134)
- #define DDRC_FREQ3_DRAMTMG14(X) (DDRC_IPS_BASE_ADDR(X) + 0x4138)
- #define DDRC_FREQ3_DRAMTMG15(X) (DDRC_IPS_BASE_ADDR(X) + 0x413C)
- #define DDRC_FREQ3_DRAMTMG16(X) (DDRC_IPS_BASE_ADDR(X) + 0x4140)
- #define DDRC_FREQ3_ZQCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x4180)
- #define DDRC_FREQ3_DFITMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x4190)
- #define DDRC_FREQ3_DFITMG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x4194)
- #define DDRC_FREQ3_DFITMG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x41b4)
- #define DDRC_FREQ3_DFITMG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x41b8)
- #define DDRC_FREQ3_ODTCFG(X) (DDRC_IPS_BASE_ADDR(X) + 0x4240)
- #define DDRC_DFITMG0_SHADOW(X) (DDRC_IPS_BASE_ADDR(X) + 0x2190)
- #define DDRC_DFITMG1_SHADOW(X) (DDRC_IPS_BASE_ADDR(X) + 0x2194)
- #define DDRC_DFITMG2_SHADOW(X) (DDRC_IPS_BASE_ADDR(X) + 0x21b4)
- #define DDRC_DFITMG3_SHADOW(X) (DDRC_IPS_BASE_ADDR(X) + 0x21b8)
- #define DDRC_ODTCFG_SHADOW(X) (DDRC_IPS_BASE_ADDR(X) + 0x2240)
- #define DDRPHY_CalBusy(X) (IP2APB_DDRPHY_IPS_BASE_ADDR(X) + 4 * 0x020097)
- #define DRC_PERF_MON_BASE_ADDR(X) (0x3d800000 + ((X) * 0x2000000))
- #define DRC_PERF_MON_CNT0_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x0)
- #define DRC_PERF_MON_CNT1_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x4)
- #define DRC_PERF_MON_CNT2_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x8)
- #define DRC_PERF_MON_CNT3_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0xC)
- #define DRC_PERF_MON_CNT0_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x20)
- #define DRC_PERF_MON_CNT1_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x24)
- #define DRC_PERF_MON_CNT2_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x28)
- #define DRC_PERF_MON_CNT3_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x2C)
- #define DRC_PERF_MON_MRR0_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x40)
- #define DRC_PERF_MON_MRR1_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x44)
- #define DRC_PERF_MON_MRR2_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x48)
- #define DRC_PERF_MON_MRR3_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x4C)
- #define DRC_PERF_MON_MRR4_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x50)
- #define DRC_PERF_MON_MRR5_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x54)
- #define DRC_PERF_MON_MRR6_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x58)
- #define DRC_PERF_MON_MRR7_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x5C)
- #define DRC_PERF_MON_MRR8_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x60)
- #define DRC_PERF_MON_MRR9_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x64)
- #define DRC_PERF_MON_MRR10_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x68)
- #define DRC_PERF_MON_MRR11_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x6C)
- #define DRC_PERF_MON_MRR12_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x70)
- #define DRC_PERF_MON_MRR13_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x74)
- #define DRC_PERF_MON_MRR14_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x78)
- #define DRC_PERF_MON_MRR15_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x7C)
- /* user data type */
- enum fw_type {
- FW_1D_IMAGE,
- FW_2D_IMAGE,
- };
- struct dram_cfg_param {
- unsigned int reg;
- unsigned int val;
- };
- struct dram_fsp_msg {
- unsigned int drate;
- enum fw_type fw_type;
- struct dram_cfg_param *fsp_cfg;
- unsigned int fsp_cfg_num;
- };
- struct dram_timing_info {
- /* umctl2 config */
- struct dram_cfg_param *ddrc_cfg;
- unsigned int ddrc_cfg_num;
- /* ddrphy config */
- struct dram_cfg_param *ddrphy_cfg;
- unsigned int ddrphy_cfg_num;
- /* ddr fsp train info */
- struct dram_fsp_msg *fsp_msg;
- unsigned int fsp_msg_num;
- /* ddr phy trained CSR */
- struct dram_cfg_param *ddrphy_trained_csr;
- unsigned int ddrphy_trained_csr_num;
- /* ddr phy PIE */
- struct dram_cfg_param *ddrphy_pie;
- unsigned int ddrphy_pie_num;
- /* initialized drate table */
- unsigned int fsp_table[4];
- };
- extern struct dram_timing_info dram_timing;
- void ddr_load_train_firmware(enum fw_type type);
- void ddr_init(struct dram_timing_info *timing_info);
- void ddr_cfg_phy(struct dram_timing_info *timing_info);
- void load_lpddr4_phy_pie(void);
- void ddrphy_trained_csr_save(struct dram_cfg_param *param, unsigned int num);
- void dram_config_save(struct dram_timing_info *info, unsigned long base);
- /* utils function for ddr phy training */
- void wait_ddrphy_training_complete(void);
- void ddrphy_init_set_dfi_clk(unsigned int drate);
- void ddrphy_init_read_msg_block(enum fw_type type);
- static inline void reg32_write(unsigned long addr, u32 val)
- {
- writel(val, addr);
- }
- static inline u32 reg32_read(unsigned long addr)
- {
- return readl(addr);
- }
- static inline void reg32setbit(unsigned long addr, u32 bit)
- {
- setbits_le32(addr, (1 << bit));
- }
- #define dwc_ddrphy_apb_wr(addr, data) \
- reg32_write(IP2APB_DDRPHY_IPS_BASE_ADDR(0) + 4 * (addr), data)
- #define dwc_ddrphy_apb_rd(addr) \
- reg32_read(IP2APB_DDRPHY_IPS_BASE_ADDR(0) + 4 * (addr))
- extern struct dram_cfg_param ddrphy_trained_csr[];
- extern uint32_t ddrphy_trained_csr_num;
- #endif
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