pcie-cadence.h 11 KB

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  1. /* SPDX-License-Identifier: GPL-2.0+ */
  2. /*
  3. * Cadence PCIe controlloer definitions
  4. * Adapted from linux kernel driver.
  5. * Copyright (c) 2017 Cadence
  6. *
  7. * Copyright (c) 2019
  8. * Written by Ramon Fried <ramon.fried@gmail.com>
  9. */
  10. #ifndef PCIE_CADENCE_H
  11. #define PCIE_CADENCE_H
  12. #include <common.h>
  13. #include <pci_ep.h>
  14. #include <asm/io.h>
  15. /*
  16. * Local Management Registers
  17. */
  18. #define CDNS_PCIE_LM_BASE 0x00100000
  19. /* Vendor ID Register */
  20. #define CDNS_PCIE_LM_ID (CDNS_PCIE_LM_BASE + 0x0044)
  21. #define CDNS_PCIE_LM_ID_VENDOR_MASK GENMASK(15, 0)
  22. #define CDNS_PCIE_LM_ID_VENDOR_SHIFT 0
  23. #define CDNS_PCIE_LM_ID_VENDOR(vid) \
  24. (((vid) << CDNS_PCIE_LM_ID_VENDOR_SHIFT) & CDNS_PCIE_LM_ID_VENDOR_MASK)
  25. #define CDNS_PCIE_LM_ID_SUBSYS_MASK GENMASK(31, 16)
  26. #define CDNS_PCIE_LM_ID_SUBSYS_SHIFT 16
  27. #define CDNS_PCIE_LM_ID_SUBSYS(sub) \
  28. (((sub) << CDNS_PCIE_LM_ID_SUBSYS_SHIFT) & CDNS_PCIE_LM_ID_SUBSYS_MASK)
  29. /* Root Port Requestor ID Register */
  30. #define CDNS_PCIE_LM_RP_RID (CDNS_PCIE_LM_BASE + 0x0228)
  31. #define CDNS_PCIE_LM_RP_RID_MASK GENMASK(15, 0)
  32. #define CDNS_PCIE_LM_RP_RID_SHIFT 0
  33. #define CDNS_PCIE_LM_RP_RID_(rid) \
  34. (((rid) << CDNS_PCIE_LM_RP_RID_SHIFT) & CDNS_PCIE_LM_RP_RID_MASK)
  35. /* Endpoint Bus and Device Number Register */
  36. #define CDNS_PCIE_LM_EP_ID (CDNS_PCIE_LM_BASE + 0x022c)
  37. #define CDNS_PCIE_LM_EP_ID_DEV_MASK GENMASK(4, 0)
  38. #define CDNS_PCIE_LM_EP_ID_DEV_SHIFT 0
  39. #define CDNS_PCIE_LM_EP_ID_BUS_MASK GENMASK(15, 8)
  40. #define CDNS_PCIE_LM_EP_ID_BUS_SHIFT 8
  41. /* Endpoint Function f BAR b Configuration Registers */
  42. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG0(fn) \
  43. (CDNS_PCIE_LM_BASE + 0x0240 + (fn) * 0x0008)
  44. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG1(fn) \
  45. (CDNS_PCIE_LM_BASE + 0x0244 + (fn) * 0x0008)
  46. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b) \
  47. (GENMASK(4, 0) << ((b) * 8))
  48. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_APERTURE(b, a) \
  49. (((a) << ((b) * 8)) & CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b))
  50. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b) \
  51. (GENMASK(7, 5) << ((b) * 8))
  52. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_CTRL(b, c) \
  53. (((c) << ((b) * 8 + 5)) & CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b))
  54. /* Endpoint Function Configuration Register */
  55. #define CDNS_PCIE_LM_EP_FUNC_CFG (CDNS_PCIE_LM_BASE + 0x02c0)
  56. /* Root Complex BAR Configuration Register */
  57. #define CDNS_PCIE_LM_RC_BAR_CFG (CDNS_PCIE_LM_BASE + 0x0300)
  58. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR0_APERTURE_MASK GENMASK(5, 0)
  59. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR0_APERTURE(a) \
  60. (((a) << 0) & CDNS_PCIE_LM_RC_BAR_CFG_BAR0_APERTURE_MASK)
  61. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR0_CTRL_MASK GENMASK(8, 6)
  62. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR0_CTRL(c) \
  63. (((c) << 6) & CDNS_PCIE_LM_RC_BAR_CFG_BAR0_CTRL_MASK)
  64. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR1_APERTURE_MASK GENMASK(13, 9)
  65. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR1_APERTURE(a) \
  66. (((a) << 9) & CDNS_PCIE_LM_RC_BAR_CFG_BAR1_APERTURE_MASK)
  67. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR1_CTRL_MASK GENMASK(16, 14)
  68. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR1_CTRL(c) \
  69. (((c) << 14) & CDNS_PCIE_LM_RC_BAR_CFG_BAR1_CTRL_MASK)
  70. #define CDNS_PCIE_LM_RC_BAR_CFG_PREFETCH_MEM_ENABLE BIT(17)
  71. #define CDNS_PCIE_LM_RC_BAR_CFG_PREFETCH_MEM_32BITS 0
  72. #define CDNS_PCIE_LM_RC_BAR_CFG_PREFETCH_MEM_64BITS BIT(18)
  73. #define CDNS_PCIE_LM_RC_BAR_CFG_IO_ENABLE BIT(19)
  74. #define CDNS_PCIE_LM_RC_BAR_CFG_IO_16BITS 0
  75. #define CDNS_PCIE_LM_RC_BAR_CFG_IO_32BITS BIT(20)
  76. #define CDNS_PCIE_LM_RC_BAR_CFG_CHECK_ENABLE BIT(31)
  77. /* BAR control values applicable to both Endpoint Function and Root Complex */
  78. #define CDNS_PCIE_LM_BAR_CFG_CTRL_DISABLED 0x0
  79. #define CDNS_PCIE_LM_BAR_CFG_CTRL_IO_32BITS 0x1
  80. #define CDNS_PCIE_LM_BAR_CFG_CTRL_MEM_32BITS 0x4
  81. #define CDNS_PCIE_LM_BAR_CFG_CTRL_PREFETCH_MEM_32BITS 0x5
  82. #define CDNS_PCIE_LM_BAR_CFG_CTRL_MEM_64BITS 0x6
  83. #define CDNS_PCIE_LM_BAR_CFG_CTRL_PREFETCH_MEM_64BITS 0x7
  84. /*
  85. * Endpoint Function Registers (PCI configuration space for endpoint functions)
  86. */
  87. #define CDNS_PCIE_EP_FUNC_BASE(fn) (((fn) << 12) & GENMASK(19, 12))
  88. #define CDNS_PCIE_EP_FUNC_MSI_CAP_OFFSET 0x90
  89. /*
  90. * Root Port Registers (PCI configuration space for the root port function)
  91. */
  92. #define CDNS_PCIE_RP_BASE 0x00200000
  93. /*
  94. * Address Translation Registers
  95. */
  96. #define CDNS_PCIE_AT_BASE 0x00400000
  97. /* Region r Outbound AXI to PCIe Address Translation Register 0 */
  98. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0(r) \
  99. (CDNS_PCIE_AT_BASE + 0x0000 + ((r) & 0x1f) * 0x0020)
  100. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_NBITS_MASK GENMASK(5, 0)
  101. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_NBITS(nbits) \
  102. (((nbits) - 1) & CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_NBITS_MASK)
  103. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK GENMASK(19, 12)
  104. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN(devfn) \
  105. (((devfn) << 12) & CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK)
  106. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK GENMASK(27, 20)
  107. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_BUS(bus) \
  108. (((bus) << 20) & CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK)
  109. /* Region r Outbound AXI to PCIe Address Translation Register 1 */
  110. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR1(r) \
  111. (CDNS_PCIE_AT_BASE + 0x0004 + ((r) & 0x1f) * 0x0020)
  112. /* Region r Outbound PCIe Descriptor Register 0 */
  113. #define CDNS_PCIE_AT_OB_REGION_DESC0(r) \
  114. (CDNS_PCIE_AT_BASE + 0x0008 + ((r) & 0x1f) * 0x0020)
  115. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_MASK GENMASK(3, 0)
  116. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_MEM 0x2
  117. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_IO 0x6
  118. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_CONF_TYPE0 0xa
  119. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_CONF_TYPE1 0xb
  120. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_NORMAL_MSG 0xc
  121. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_VENDOR_MSG 0xd
  122. /* Bit 23 MUST be set in RC mode. */
  123. #define CDNS_PCIE_AT_OB_REGION_DESC0_HARDCODED_RID BIT(23)
  124. #define CDNS_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK GENMASK(31, 24)
  125. #define CDNS_PCIE_AT_OB_REGION_DESC0_DEVFN(devfn) \
  126. (((devfn) << 24) & CDNS_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK)
  127. /* Region r Outbound PCIe Descriptor Register 1 */
  128. #define CDNS_PCIE_AT_OB_REGION_DESC1(r) \
  129. (CDNS_PCIE_AT_BASE + 0x000c + ((r) & 0x1f) * 0x0020)
  130. #define CDNS_PCIE_AT_OB_REGION_DESC1_BUS_MASK GENMASK(7, 0)
  131. #define CDNS_PCIE_AT_OB_REGION_DESC1_BUS(bus) \
  132. ((bus) & CDNS_PCIE_AT_OB_REGION_DESC1_BUS_MASK)
  133. /* Region r AXI Region Base Address Register 0 */
  134. #define CDNS_PCIE_AT_OB_REGION_CPU_ADDR0(r) \
  135. (CDNS_PCIE_AT_BASE + 0x0018 + ((r) & 0x1f) * 0x0020)
  136. #define CDNS_PCIE_AT_OB_REGION_CPU_ADDR0_NBITS_MASK GENMASK(5, 0)
  137. #define CDNS_PCIE_AT_OB_REGION_CPU_ADDR0_NBITS(nbits) \
  138. (((nbits) - 1) & CDNS_PCIE_AT_OB_REGION_CPU_ADDR0_NBITS_MASK)
  139. /* Region r AXI Region Base Address Register 1 */
  140. #define CDNS_PCIE_AT_OB_REGION_CPU_ADDR1(r) \
  141. (CDNS_PCIE_AT_BASE + 0x001c + ((r) & 0x1f) * 0x0020)
  142. /* Root Port BAR Inbound PCIe to AXI Address Translation Register */
  143. #define CDNS_PCIE_AT_IB_RP_BAR_ADDR0(bar) \
  144. (CDNS_PCIE_AT_BASE + 0x0800 + (bar) * 0x0008)
  145. #define CDNS_PCIE_AT_IB_RP_BAR_ADDR0_NBITS_MASK GENMASK(5, 0)
  146. #define CDNS_PCIE_AT_IB_RP_BAR_ADDR0_NBITS(nbits) \
  147. (((nbits) - 1) & CDNS_PCIE_AT_IB_RP_BAR_ADDR0_NBITS_MASK)
  148. #define CDNS_PCIE_AT_IB_RP_BAR_ADDR1(bar) \
  149. (CDNS_PCIE_AT_BASE + 0x0804 + (bar) * 0x0008)
  150. /* AXI link down register */
  151. #define CDNS_PCIE_AT_LINKDOWN (CDNS_PCIE_AT_BASE + 0x0824)
  152. enum cdns_pcie_rp_bar {
  153. RP_BAR0,
  154. RP_BAR1,
  155. RP_NO_BAR
  156. };
  157. /* Endpoint Function BAR Inbound PCIe to AXI Address Translation Register */
  158. #define CDNS_PCIE_AT_IB_EP_FUNC_BAR_ADDR0(fn, bar) \
  159. (CDNS_PCIE_AT_BASE + 0x0840 + (fn) * 0x0040 + (bar) * 0x0008)
  160. #define CDNS_PCIE_AT_IB_EP_FUNC_BAR_ADDR1(fn, bar) \
  161. (CDNS_PCIE_AT_BASE + 0x0844 + (fn) * 0x0040 + (bar) * 0x0008)
  162. /* Normal/Vendor specific message access: offset inside some outbound region */
  163. #define CDNS_PCIE_NORMAL_MSG_ROUTING_MASK GENMASK(7, 5)
  164. #define CDNS_PCIE_NORMAL_MSG_ROUTING(route) \
  165. (((route) << 5) & CDNS_PCIE_NORMAL_MSG_ROUTING_MASK)
  166. #define CDNS_PCIE_NORMAL_MSG_CODE_MASK GENMASK(15, 8)
  167. #define CDNS_PCIE_NORMAL_MSG_CODE(code) \
  168. (((code) << 8) & CDNS_PCIE_NORMAL_MSG_CODE_MASK)
  169. #define CDNS_PCIE_MSG_NO_DATA BIT(16)
  170. #define CDNS_PCIE_EP_MIN_APERTURE 128 /* 128 bytes */
  171. enum cdns_pcie_msg_code {
  172. MSG_CODE_ASSERT_INTA = 0x20,
  173. MSG_CODE_ASSERT_INTB = 0x21,
  174. MSG_CODE_ASSERT_INTC = 0x22,
  175. MSG_CODE_ASSERT_INTD = 0x23,
  176. MSG_CODE_DEASSERT_INTA = 0x24,
  177. MSG_CODE_DEASSERT_INTB = 0x25,
  178. MSG_CODE_DEASSERT_INTC = 0x26,
  179. MSG_CODE_DEASSERT_INTD = 0x27,
  180. };
  181. enum cdns_pcie_msg_routing {
  182. /* Route to Root Complex */
  183. MSG_ROUTING_TO_RC,
  184. /* Use Address Routing */
  185. MSG_ROUTING_BY_ADDR,
  186. /* Use ID Routing */
  187. MSG_ROUTING_BY_ID,
  188. /* Route as Broadcast Message from Root Complex */
  189. MSG_ROUTING_BCAST,
  190. /* Local message; terminate at receiver (INTx messages) */
  191. MSG_ROUTING_LOCAL,
  192. /* Gather & route to Root Complex (PME_TO_Ack message) */
  193. MSG_ROUTING_GATHER,
  194. };
  195. struct cdns_pcie {
  196. void __iomem *reg_base;
  197. u32 max_functions;
  198. u32 max_regions;
  199. };
  200. /* Register access */
  201. static inline void cdns_pcie_writeb(struct cdns_pcie *pcie, u32 reg, u8 value)
  202. {
  203. writeb(value, pcie->reg_base + reg);
  204. }
  205. static inline void cdns_pcie_writew(struct cdns_pcie *pcie, u32 reg, u16 value)
  206. {
  207. writew(value, pcie->reg_base + reg);
  208. }
  209. static inline void cdns_pcie_writel(struct cdns_pcie *pcie, u32 reg, u32 value)
  210. {
  211. writel(value, pcie->reg_base + reg);
  212. }
  213. static inline u32 cdns_pcie_readl(struct cdns_pcie *pcie, u32 reg)
  214. {
  215. return readl(pcie->reg_base + reg);
  216. }
  217. /* Root Port register access */
  218. static inline void cdns_pcie_rp_writeb(struct cdns_pcie *pcie,
  219. u32 reg, u8 value)
  220. {
  221. writeb(value, pcie->reg_base + CDNS_PCIE_RP_BASE + reg);
  222. }
  223. static inline void cdns_pcie_rp_writew(struct cdns_pcie *pcie,
  224. u32 reg, u16 value)
  225. {
  226. writew(value, pcie->reg_base + CDNS_PCIE_RP_BASE + reg);
  227. }
  228. static inline void cdns_pcie_rp_writel(struct cdns_pcie *pcie,
  229. u32 reg, u32 value)
  230. {
  231. writel(value, pcie->reg_base + CDNS_PCIE_RP_BASE + reg);
  232. }
  233. /* Endpoint Function register access */
  234. static inline void cdns_pcie_ep_fn_writeb(struct cdns_pcie *pcie, u8 fn,
  235. u32 reg, u8 value)
  236. {
  237. writeb(value, pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  238. }
  239. static inline void cdns_pcie_ep_fn_writew(struct cdns_pcie *pcie, u8 fn,
  240. u32 reg, u16 value)
  241. {
  242. writew(value, pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  243. }
  244. static inline void cdns_pcie_ep_fn_writel(struct cdns_pcie *pcie, u8 fn,
  245. u32 reg, u32 value)
  246. {
  247. writel(value, pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  248. }
  249. static inline u8 cdns_pcie_ep_fn_readb(struct cdns_pcie *pcie, u8 fn, u32 reg)
  250. {
  251. return readb(pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  252. }
  253. static inline u16 cdns_pcie_ep_fn_readw(struct cdns_pcie *pcie, u8 fn, u32 reg)
  254. {
  255. return readw(pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  256. }
  257. static inline u32 cdns_pcie_ep_fn_readl(struct cdns_pcie *pcie, u8 fn, u32 reg)
  258. {
  259. return readl(pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  260. }
  261. #endif /* end of include guard: PCIE_CADENCE_H */