pcie_layerscape_ep.c 9.0 KB

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  1. // SPDX-License-Identifier: GPL-2.0+
  2. /*
  3. * Copyright 2020 NXP
  4. * Layerscape PCIe EP driver
  5. */
  6. #include <common.h>
  7. #include <asm/arch/fsl_serdes.h>
  8. #include <dm.h>
  9. #include <asm/global_data.h>
  10. #include <dm/devres.h>
  11. #include <errno.h>
  12. #include <pci_ep.h>
  13. #include <asm/io.h>
  14. #include <linux/sizes.h>
  15. #include <linux/log2.h>
  16. #include "pcie_layerscape.h"
  17. DECLARE_GLOBAL_DATA_PTR;
  18. static void ls_pcie_ep_enable_cfg(struct ls_pcie_ep *pcie_ep)
  19. {
  20. struct ls_pcie *pcie = pcie_ep->pcie;
  21. u32 config;
  22. config = ctrl_readl(pcie, PCIE_PF_CONFIG);
  23. config |= PCIE_CONFIG_READY;
  24. ctrl_writel(pcie, config, PCIE_PF_CONFIG);
  25. }
  26. static int ls_ep_set_bar(struct udevice *dev, uint fn, struct pci_bar *ep_bar)
  27. {
  28. struct ls_pcie_ep *pcie_ep = dev_get_priv(dev);
  29. struct ls_pcie *pcie = pcie_ep->pcie;
  30. dma_addr_t bar_phys = ep_bar->phys_addr;
  31. enum pci_barno bar = ep_bar->barno;
  32. u32 reg = PCI_BASE_ADDRESS_0 + (4 * bar);
  33. int flags = ep_bar->flags;
  34. int type, idx;
  35. u64 size;
  36. idx = bar;
  37. /* BAR size is 2^(aperture + 11) */
  38. size = max_t(size_t, ep_bar->size, FSL_PCIE_EP_MIN_APERTURE);
  39. if (!(flags & PCI_BASE_ADDRESS_SPACE))
  40. type = PCIE_ATU_TYPE_MEM;
  41. else
  42. type = PCIE_ATU_TYPE_IO;
  43. ls_pcie_atu_inbound_set(pcie, fn, 0, type, idx, bar, bar_phys);
  44. dbi_writel(pcie, lower_32_bits(size - 1), reg + PCIE_NO_SRIOV_BAR_BASE);
  45. dbi_writel(pcie, flags, reg);
  46. if (flags & PCI_BASE_ADDRESS_MEM_TYPE_64) {
  47. dbi_writel(pcie, upper_32_bits(size - 1),
  48. reg + 4 + PCIE_NO_SRIOV_BAR_BASE);
  49. dbi_writel(pcie, 0, reg + 4);
  50. }
  51. return 0;
  52. }
  53. static struct pci_ep_ops ls_pcie_ep_ops = {
  54. .set_bar = ls_ep_set_bar,
  55. };
  56. static void ls_pcie_ep_setup_atu(struct ls_pcie_ep *pcie_ep, u32 pf)
  57. {
  58. struct ls_pcie *pcie = pcie_ep->pcie;
  59. u32 vf_flag = 0;
  60. u64 phys = 0;
  61. phys = CONFIG_SYS_PCI_EP_MEMORY_BASE + pf * SZ_64M;
  62. phys = ALIGN(phys, PCIE_BAR0_SIZE);
  63. /* ATU 0 : INBOUND : map BAR0 */
  64. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  65. 0 + pf * BAR_NUM, 0, phys);
  66. /* ATU 1 : INBOUND : map BAR1 */
  67. phys = ALIGN(phys + PCIE_BAR0_SIZE, PCIE_BAR1_SIZE);
  68. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  69. 1 + pf * BAR_NUM, 1, phys);
  70. /* ATU 2 : INBOUND : map BAR2 */
  71. phys = ALIGN(phys + PCIE_BAR1_SIZE, PCIE_BAR2_SIZE);
  72. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  73. 2 + pf * BAR_NUM, 2, phys);
  74. /* ATU 3 : INBOUND : map BAR2 */
  75. phys = ALIGN(phys + PCIE_BAR2_SIZE, PCIE_BAR4_SIZE);
  76. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  77. 3 + pf * BAR_NUM, 4, phys);
  78. if (pcie_ep->sriov_flag) {
  79. vf_flag = 1;
  80. /* ATU 4 : INBOUND : map BAR0 */
  81. phys = ALIGN(phys + PCIE_BAR4_SIZE, PCIE_BAR0_SIZE);
  82. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  83. 4 + pf * BAR_NUM, 0, phys);
  84. /* ATU 5 : INBOUND : map BAR1 */
  85. phys = ALIGN(phys + PCIE_BAR0_SIZE * PCIE_VF_NUM,
  86. PCIE_BAR1_SIZE);
  87. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  88. 5 + pf * BAR_NUM, 1, phys);
  89. /* ATU 6 : INBOUND : map BAR2 */
  90. phys = ALIGN(phys + PCIE_BAR1_SIZE * PCIE_VF_NUM,
  91. PCIE_BAR2_SIZE);
  92. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  93. 6 + pf * BAR_NUM, 2, phys);
  94. /* ATU 7 : INBOUND : map BAR4 */
  95. phys = ALIGN(phys + PCIE_BAR2_SIZE * PCIE_VF_NUM,
  96. PCIE_BAR4_SIZE);
  97. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  98. 7 + pf * BAR_NUM, 4, phys);
  99. }
  100. /* ATU: OUTBOUND : map MEM */
  101. ls_pcie_atu_outbound_set(pcie, pf, PCIE_ATU_TYPE_MEM,
  102. (u64)pcie_ep->addr_res.start +
  103. pf * CONFIG_SYS_PCI_MEMORY_SIZE,
  104. 0, CONFIG_SYS_PCI_MEMORY_SIZE);
  105. }
  106. /* BAR0 and BAR1 are 32bit BAR2 and BAR4 are 64bit */
  107. static void ls_pcie_ep_setup_bar(void *bar_base, int bar, u32 size)
  108. {
  109. u32 mask;
  110. /* The least inbound window is 4KiB */
  111. if (size < SZ_4K)
  112. mask = 0;
  113. else
  114. mask = size - 1;
  115. switch (bar) {
  116. case 0:
  117. writel(mask, bar_base + PCI_BASE_ADDRESS_0);
  118. break;
  119. case 1:
  120. writel(mask, bar_base + PCI_BASE_ADDRESS_1);
  121. break;
  122. case 2:
  123. writel(mask, bar_base + PCI_BASE_ADDRESS_2);
  124. writel(0, bar_base + PCI_BASE_ADDRESS_3);
  125. break;
  126. case 4:
  127. writel(mask, bar_base + PCI_BASE_ADDRESS_4);
  128. writel(0, bar_base + PCI_BASE_ADDRESS_5);
  129. break;
  130. default:
  131. break;
  132. }
  133. }
  134. static void ls_pcie_ep_setup_bars(void *bar_base)
  135. {
  136. /* BAR0 - 32bit - MEM */
  137. ls_pcie_ep_setup_bar(bar_base, 0, PCIE_BAR0_SIZE);
  138. /* BAR1 - 32bit - MEM*/
  139. ls_pcie_ep_setup_bar(bar_base, 1, PCIE_BAR1_SIZE);
  140. /* BAR2 - 64bit - MEM */
  141. ls_pcie_ep_setup_bar(bar_base, 2, PCIE_BAR2_SIZE);
  142. /* BAR4 - 64bit - MEM */
  143. ls_pcie_ep_setup_bar(bar_base, 4, PCIE_BAR4_SIZE);
  144. }
  145. static void ls_pcie_ep_setup_vf_bars(void *bar_base)
  146. {
  147. /* VF BAR0 MASK register at offset 0x19c*/
  148. bar_base += PCIE_SRIOV_VFBAR0 - PCI_BASE_ADDRESS_0;
  149. /* VF-BAR0 - 32bit - MEM */
  150. ls_pcie_ep_setup_bar(bar_base, 0, PCIE_BAR0_SIZE);
  151. /* VF-BAR1 - 32bit - MEM*/
  152. ls_pcie_ep_setup_bar(bar_base, 1, PCIE_BAR1_SIZE);
  153. /* VF-BAR2 - 64bit - MEM */
  154. ls_pcie_ep_setup_bar(bar_base, 2, PCIE_BAR2_SIZE);
  155. /* VF-BAR4 - 64bit - MEM */
  156. ls_pcie_ep_setup_bar(bar_base, 4, PCIE_BAR4_SIZE);
  157. }
  158. static void ls_pcie_setup_ep(struct ls_pcie_ep *pcie_ep)
  159. {
  160. u32 sriov;
  161. u32 pf, vf;
  162. void *bar_base = NULL;
  163. struct ls_pcie *pcie = pcie_ep->pcie;
  164. sriov = readl(pcie->dbi + PCIE_SRIOV);
  165. if (PCI_EXT_CAP_ID(sriov) == PCI_EXT_CAP_ID_SRIOV) {
  166. pcie_ep->sriov_flag = 1;
  167. for (pf = 0; pf < PCIE_PF_NUM; pf++) {
  168. /*
  169. * The VF_BARn_REG register's Prefetchable and Type bit
  170. * fields are overwritten by a write to VF's BAR Mask
  171. * register. Before writing to the VF_BARn_MASK_REG
  172. * register, write 0b to the PCIE_MISC_CONTROL_1_OFF
  173. * register.
  174. */
  175. writel(0, pcie->dbi + PCIE_MISC_CONTROL_1_OFF);
  176. bar_base = pcie->dbi +
  177. PCIE_MASK_OFFSET(pcie_ep->cfg2_flag, pf,
  178. pcie_ep->pf1_offset);
  179. if (pcie_ep->cfg2_flag) {
  180. ctrl_writel(pcie,
  181. PCIE_LCTRL0_VAL(pf, 0),
  182. PCIE_PF_VF_CTRL);
  183. ls_pcie_ep_setup_bars(bar_base);
  184. for (vf = 1; vf <= PCIE_VF_NUM; vf++) {
  185. ctrl_writel(pcie,
  186. PCIE_LCTRL0_VAL(pf, vf),
  187. PCIE_PF_VF_CTRL);
  188. ls_pcie_ep_setup_vf_bars(bar_base);
  189. }
  190. } else {
  191. ls_pcie_ep_setup_bars(bar_base);
  192. ls_pcie_ep_setup_vf_bars(bar_base);
  193. }
  194. ls_pcie_ep_setup_atu(pcie_ep, pf);
  195. }
  196. if (pcie_ep->cfg2_flag) /* Disable CFG2 */
  197. ctrl_writel(pcie, 0, PCIE_PF_VF_CTRL);
  198. } else {
  199. ls_pcie_ep_setup_bars(pcie->dbi + PCIE_NO_SRIOV_BAR_BASE);
  200. ls_pcie_ep_setup_atu(pcie_ep, 0);
  201. }
  202. ls_pcie_dump_atu(pcie, PCIE_ATU_REGION_NUM_SRIOV,
  203. PCIE_ATU_REGION_INBOUND);
  204. ls_pcie_ep_enable_cfg(pcie_ep);
  205. }
  206. static int ls_pcie_ep_probe(struct udevice *dev)
  207. {
  208. struct ls_pcie_ep *pcie_ep = dev_get_priv(dev);
  209. struct ls_pcie *pcie;
  210. u16 link_sta;
  211. int ret;
  212. u32 svr;
  213. pcie = devm_kzalloc(dev, sizeof(*pcie), GFP_KERNEL);
  214. if (!pcie)
  215. return -ENOMEM;
  216. pcie_ep->pcie = pcie;
  217. pcie->dbi = (void __iomem *)devfdt_get_addr_index(dev, 0);
  218. if (!pcie->dbi)
  219. return -ENOMEM;
  220. pcie->ctrl = (void __iomem *)devfdt_get_addr_index(dev, 1);
  221. if (!pcie->ctrl)
  222. return -ENOMEM;
  223. ret = fdt_get_named_resource(gd->fdt_blob, dev_of_offset(dev),
  224. "reg", "reg-names",
  225. "addr_space", &pcie_ep->addr_res);
  226. if (ret) {
  227. printf("%s: resource \"addr_space\" not found\n", dev->name);
  228. return ret;
  229. }
  230. pcie->idx = ((unsigned long)pcie->dbi - PCIE_SYS_BASE_ADDR) /
  231. PCIE_CCSR_SIZE;
  232. /* This controller is disabled by RCW */
  233. if (!is_serdes_configured(PCIE_SRDS_PRTCL(pcie->idx)))
  234. return 0;
  235. pcie->big_endian = fdtdec_get_bool(gd->fdt_blob, dev_of_offset(dev),
  236. "big-endian");
  237. svr = SVR_SOC_VER(get_svr());
  238. if (svr == SVR_LX2160A || svr == SVR_LX2162A ||
  239. svr == SVR_LX2120A || svr == SVR_LX2080A ||
  240. svr == SVR_LX2122A || svr == SVR_LX2082A)
  241. pcie_ep->pf1_offset = LX2160_PCIE_PF1_OFFSET;
  242. else
  243. pcie_ep->pf1_offset = LS_PCIE_PF1_OFFSET;
  244. if (svr == SVR_LS2080A || svr == SVR_LS2085A)
  245. pcie_ep->cfg2_flag = 1;
  246. else
  247. pcie_ep->cfg2_flag = 0;
  248. pcie->mode = readb(pcie->dbi + PCI_HEADER_TYPE) & 0x7f;
  249. if (pcie->mode != PCI_HEADER_TYPE_NORMAL)
  250. return 0;
  251. pcie_ep->max_functions = fdtdec_get_int(gd->fdt_blob,
  252. dev_of_offset(dev),
  253. "max-functions", 1);
  254. pcie_ep->num_ib_wins = fdtdec_get_int(gd->fdt_blob, dev_of_offset(dev),
  255. "num-ib-windows", 8);
  256. pcie_ep->num_ob_wins = fdtdec_get_int(gd->fdt_blob, dev_of_offset(dev),
  257. "num-ob-windows", 8);
  258. printf("PCIe%u: %s %s", PCIE_SRDS_PRTCL(pcie->idx), dev->name,
  259. "Endpoint");
  260. ls_pcie_setup_ep(pcie_ep);
  261. if (!ls_pcie_link_up(pcie)) {
  262. /* Let the user know there's no PCIe link */
  263. printf(": no link\n");
  264. return 0;
  265. }
  266. /* Print the negotiated PCIe link width */
  267. link_sta = readw(pcie->dbi + PCIE_LINK_STA);
  268. printf(": x%d gen%d\n", (link_sta & PCIE_LINK_WIDTH_MASK) >> 4,
  269. link_sta & PCIE_LINK_SPEED_MASK);
  270. return 0;
  271. }
  272. static int ls_pcie_ep_remove(struct udevice *dev)
  273. {
  274. return 0;
  275. }
  276. const struct udevice_id ls_pcie_ep_ids[] = {
  277. { .compatible = "fsl,ls-pcie-ep" },
  278. { }
  279. };
  280. U_BOOT_DRIVER(pci_layerscape_ep) = {
  281. .name = "pci_layerscape_ep",
  282. .id = UCLASS_PCI_EP,
  283. .of_match = ls_pcie_ep_ids,
  284. .ops = &ls_pcie_ep_ops,
  285. .probe = ls_pcie_ep_probe,
  286. .remove = ls_pcie_ep_remove,
  287. .priv_auto = sizeof(struct ls_pcie_ep),
  288. };