pinmux_config.h 4.3 KB

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  1. /* SPDX-License-Identifier: BSD-3-Clause */
  2. /*
  3. * Altera SoCFPGA PinMux configuration
  4. */
  5. #ifndef __SOCFPGA_PINMUX_CONFIG_H__
  6. #define __SOCFPGA_PINMUX_CONFIG_H__
  7. const u8 sys_mgr_init_table[] = {
  8. 3, /* EMACIO0 */
  9. 3, /* EMACIO1 */
  10. 3, /* EMACIO2 */
  11. 3, /* EMACIO3 */
  12. 3, /* EMACIO4 */
  13. 3, /* EMACIO5 */
  14. 3, /* EMACIO6 */
  15. 3, /* EMACIO7 */
  16. 3, /* EMACIO8 */
  17. 3, /* EMACIO9 */
  18. 3, /* EMACIO10 */
  19. 3, /* EMACIO11 */
  20. 3, /* EMACIO12 */
  21. 3, /* EMACIO13 */
  22. 0, /* EMACIO14 */
  23. 0, /* EMACIO15 */
  24. 0, /* EMACIO16 */
  25. 0, /* EMACIO17 */
  26. 0, /* EMACIO18 */
  27. 0, /* EMACIO19 */
  28. 3, /* FLASHIO0 */
  29. 0, /* FLASHIO1 */
  30. 3, /* FLASHIO2 */
  31. 3, /* FLASHIO3 */
  32. 3, /* FLASHIO4 */
  33. 3, /* FLASHIO5 */
  34. 3, /* FLASHIO6 */
  35. 3, /* FLASHIO7 */
  36. 0, /* FLASHIO8 */
  37. 3, /* FLASHIO9 */
  38. 3, /* FLASHIO10 */
  39. 3, /* FLASHIO11 */
  40. 0, /* GENERALIO0 */
  41. 1, /* GENERALIO1 */
  42. 1, /* GENERALIO2 */
  43. 0, /* GENERALIO3 */
  44. 0, /* GENERALIO4 */
  45. 1, /* GENERALIO5 */
  46. 1, /* GENERALIO6 */
  47. 1, /* GENERALIO7 */
  48. 1, /* GENERALIO8 */
  49. 0, /* GENERALIO9 */
  50. 0, /* GENERALIO10 */
  51. 0, /* GENERALIO11 */
  52. 0, /* GENERALIO12 */
  53. 2, /* GENERALIO13 */
  54. 2, /* GENERALIO14 */
  55. 1, /* GENERALIO15 */
  56. 1, /* GENERALIO16 */
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  80. 1, /* MIXED1IO8 */
  81. 1, /* MIXED1IO9 */
  82. 1, /* MIXED1IO10 */
  83. 1, /* MIXED1IO11 */
  84. 0, /* MIXED1IO12 */
  85. 0, /* MIXED1IO13 */
  86. 0, /* MIXED1IO14 */
  87. 1, /* MIXED1IO15 */
  88. 1, /* MIXED1IO16 */
  89. 1, /* MIXED1IO17 */
  90. 1, /* MIXED1IO18 */
  91. 0, /* MIXED1IO19 */
  92. 0, /* MIXED1IO20 */
  93. 0, /* MIXED1IO21 */
  94. 0, /* MIXED2IO0 */
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  96. 0, /* MIXED2IO2 */
  97. 0, /* MIXED2IO3 */
  98. 0, /* MIXED2IO4 */
  99. 0, /* MIXED2IO5 */
  100. 0, /* MIXED2IO6 */
  101. 0, /* MIXED2IO7 */
  102. 0, /* GPLINMUX48 */
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  104. 0, /* GPLINMUX50 */
  105. 0, /* GPLINMUX51 */
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  107. 0, /* GPLINMUX53 */
  108. 0, /* GPLINMUX54 */
  109. 0, /* GPLINMUX55 */
  110. 0, /* GPLINMUX56 */
  111. 0, /* GPLINMUX57 */
  112. 0, /* GPLINMUX58 */
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  114. 0, /* GPLINMUX60 */
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  119. 0, /* GPLINMUX65 */
  120. 0, /* GPLINMUX66 */
  121. 0, /* GPLINMUX67 */
  122. 0, /* GPLINMUX68 */
  123. 0, /* GPLINMUX69 */
  124. 0, /* GPLINMUX70 */
  125. 1, /* GPLMUX0 */
  126. 1, /* GPLMUX1 */
  127. 1, /* GPLMUX2 */
  128. 1, /* GPLMUX3 */
  129. 1, /* GPLMUX4 */
  130. 1, /* GPLMUX5 */
  131. 1, /* GPLMUX6 */
  132. 1, /* GPLMUX7 */
  133. 1, /* GPLMUX8 */
  134. 1, /* GPLMUX9 */
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  141. 1, /* GPLMUX16 */
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  150. 1, /* GPLMUX25 */
  151. 1, /* GPLMUX26 */
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  153. 1, /* GPLMUX28 */
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  160. 1, /* GPLMUX35 */
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  166. 1, /* GPLMUX41 */
  167. 1, /* GPLMUX42 */
  168. 1, /* GPLMUX43 */
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  170. 1, /* GPLMUX45 */
  171. 1, /* GPLMUX46 */
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  173. 1, /* GPLMUX48 */
  174. 1, /* GPLMUX49 */
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  181. 1, /* GPLMUX56 */
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  188. 1, /* GPLMUX63 */
  189. 1, /* GPLMUX64 */
  190. 1, /* GPLMUX65 */
  191. 1, /* GPLMUX66 */
  192. 1, /* GPLMUX67 */
  193. 1, /* GPLMUX68 */
  194. 1, /* GPLMUX69 */
  195. 1, /* GPLMUX70 */
  196. 0, /* NANDUSEFPGA */
  197. 0, /* UART0USEFPGA */
  198. 0, /* RGMII1USEFPGA */
  199. 0, /* SPIS0USEFPGA */
  200. 0, /* CAN0USEFPGA */
  201. 0, /* I2C0USEFPGA */
  202. 0, /* SDMMCUSEFPGA */
  203. 0, /* QSPIUSEFPGA */
  204. 0, /* SPIS1USEFPGA */
  205. 0, /* RGMII0USEFPGA */
  206. 1, /* UART1USEFPGA */
  207. 0, /* CAN1USEFPGA */
  208. 0, /* USB1USEFPGA */
  209. 0, /* I2C3USEFPGA */
  210. 0, /* I2C2USEFPGA */
  211. 0, /* I2C1USEFPGA */
  212. 0, /* SPIM1USEFPGA */
  213. 0, /* USB0USEFPGA */
  214. 0 /* SPIM0USEFPGA */
  215. };
  216. #endif /* __SOCFPGA_PINMUX_CONFIG_H__ */