jh7100.c 38 KB

1234567891011121314151617181920212223242526272829303132333435363738394041424344454647484950515253545556575859606162636465666768697071727374757677787980818283848586878889909192939495969798991001011021031041051061071081091101111121131141151161171181191201211221231241251261271281291301311321331341351361371381391401411421431441451461471481491501511521531541551561571581591601611621631641651661671681691701711721731741751761771781791801811821831841851861871881891901911921931941951961971981992002012022032042052062072082092102112122132142152162172182192202212222232242252262272282292302312322332342352362372382392402412422432442452462472482492502512522532542552562572582592602612622632642652662672682692702712722732742752762772782792802812822832842852862872882892902912922932942952962972982993003013023033043053063073083093103113123133143153163173183193203213223233243253263273283293303313323333343353363373383393403413423433443453463473483493503513523533543553563573583593603613623633643653663673683693703713723733743753763773783793803813823833843853863873883893903913923933943953963973983994004014024034044054064074084094104114124134144154164174184194204214224234244254264274284294304314324334344354364374384394404414424434444454464474484494504514524534544554564574584594604614624634644654664674684694704714724734744754764774784794804814824834844854864874884894904914924934944954964974984995005015025035045055065075085095105115125135145155165175185195205215225235245255265275285295305315325335345355365375385395405415425435445455465475485495505515525535545555565575585595605615625635645655665675685695705715725735745755765775785795805815825835845855865875885895905915925935945955965975985996006016026036046056066076086096106116126136146156166176186196206216226236246256266276286296306316326336346356366376386396406416426436446456466476486496506516526536546556566576586596606616626636646656666676686696706716726736746756766776786796806816826836846856866876886896906916926936946956966976986997007017027037047057067077087097107117127137147157167177187197207217227237247257267277287297307317327337347357367377387397407417427437447457467477487497507517527537547557567577587597607617627637647657667677687697707717727737747757767777787797807817827837847857867877887897907917927937947957967977987998008018028038048058068078088098108118128138148158168178188198208218228238248258268278288298308318328338348358368378388398408418428438448458468478488498508518528538548558568578588598608618628638648658668678688698708718728738748758768778788798808818828838848858868878888898908918928938948958968978988999009019029039049059069079089099109119129139149159169179189199209219229239249259269279289299309319329339349359369379389399409419429439449459469479489499509519529539549559569579589599609619629639649659669679689699709719729739749759769779789799809819829839849859869879889899909919929939949959969979989991000100110021003100410051006100710081009101010111012101310141015101610171018101910201021102210231024102510261027102810291030103110321033103410351036103710381039104010411042104310441045104610471048104910501051105210531054105510561057105810591060106110621063106410651066106710681069107010711072107310741075107610771078107910801081108210831084108510861087108810891090109110921093109410951096109710981099110011011102110311041105110611071108110911101111111211131114111511161117111811191120112111221123112411251126112711281129113011311132113311341135113611371138113911401141114211431144114511461147114811491150115111521153115411551156115711581159116011611162116311641165116611671168116911701171117211731174117511761177117811791180118111821183118411851186118711881189119011911192119311941195119611971198119912001201120212031204120512061207120812091210121112121213121412151216121712181219122012211222122312241225122612271228122912301231123212331234123512361237123812391240124112421243124412451246124712481249125012511252125312541255125612571258125912601261126212631264126512661267126812691270127112721273127412751276127712781279128012811282128312841285128612871288128912901291129212931294129512961297129812991300130113021303130413051306130713081309131013111312131313141315131613171318131913201321132213231324132513261327132813291330133113321333133413351336133713381339134013411342134313441345134613471348134913501351135213531354135513561357135813591360136113621363136413651366136713681369137013711372137313741375137613771378137913801381138213831384138513861387138813891390139113921393139413951396139713981399140014011402140314041405140614071408140914101411141214131414141514161417141814191420142114221423142414251426142714281429143014311432143314341435143614371438143914401441144214431444144514461447144814491450145114521453145414551456145714581459146014611462146314641465146614671468146914701471147214731474147514761477147814791480148114821483148414851486148714881489149014911492149314941495149614971498149915001501150215031504150515061507150815091510151115121513151415151516151715181519152015211522152315241525152615271528152915301531153215331534153515361537153815391540154115421543154415451546154715481549155015511552155315541555155615571558
  1. // SPDX-License-Identifier: GPL-2.0+
  2. /*
  3. * Copyright (C) 2021 Shanghai StarFive Technology Co., Ltd.
  4. * Micheal Zhu <michael.zhu@starfivetech.com>
  5. */
  6. #include <common.h>
  7. #include <cpu_func.h>
  8. #include <env.h>
  9. #include <linux/delay.h>
  10. #include <linux/io.h>
  11. #include <dm.h>
  12. #include <misc.h>
  13. #include <inttypes.h>
  14. #include <netdev.h>
  15. #include <phy_interface.h>
  16. #include <flash.h>
  17. #include <asm/arch/io.h>
  18. #include <asm/arch/global_reg.h>
  19. #include <asm/arch/ezGPIO_fullMux_ctrl_macro.h>
  20. #include <asm/arch/clkgen_ctrl_macro.h>
  21. #include <asm/arch/syscon_sysmain_ctrl_macro.h>
  22. #include <asm/arch/rstgen_ctrl_macro.h>
  23. #include <asm/arch/audio_rst_gen_ctrl_macro.h>
  24. #include <asm/arch/audio_clk_gen_ctrl_macro.h>
  25. #include <asm/arch/audio_sys_ctrl_macro.h>
  26. #include <asm/arch/jh_iopad.h>
  27. #include <asm/arch/jh_module_reset_clkgen.h>
  28. #include <asm/arch/jh_ptc.h>
  29. #include <asm/arch/vout_sys_clkgen_ctrl_macro.h>
  30. #include <asm/arch/vout_sys_rstgen_ctrl_macro.h>
  31. #include <asm/arch/vout_sys_syscon_macro.h>
  32. #include <asm/arch/vad.h>
  33. #include <asm/arch/syscon_remap_vp6_noc_macro.h>
  34. #include <asm/arch/syscon_iopad_ctrl_macro.h>
  35. #include <asm/arch/jh_audio_mode.h>
  36. #define STARFIVE_AUDIO_AC108 0
  37. #define STARFIVE_AUDIO_WM8960 0
  38. #define STARFIVE_AUDIO_VAD 0
  39. #define STARFIVE_AUDIO_PWMDAC 1
  40. #define STARFIVE_AUDIO_SPDIF 0
  41. #define STARFIVE_AUDIO_PDM 0
  42. DECLARE_GLOBAL_DATA_PTR;
  43. struct sifive_gpio_regs
  44. {
  45. volatile uint32_t INPUT_VAL; /* 0x0000 */
  46. volatile uint32_t INPUT_EN; /* 0x0004 */
  47. volatile uint32_t OUTPUT_VAL; /* 0x0008 */
  48. volatile uint32_t OUTPUT_EN; /* 0x000C */
  49. volatile uint32_t PUE; /* 0x0010 */
  50. volatile uint32_t DS; /* 0x0014 */
  51. volatile uint32_t RISE_IE; /* 0x0018 */
  52. volatile uint32_t RISE_IP; /* 0x001C */
  53. volatile uint32_t FALL_IE; /* 0x0020 */
  54. volatile uint32_t FALL_IP; /* 0x0024 */
  55. volatile uint32_t HIGH_IE; /* 0x0028 */
  56. volatile uint32_t HIGH_IP; /* 0x002C */
  57. volatile uint32_t LOW_IE; /* 0x0030 */
  58. volatile uint32_t LOW_IP; /* 0x0034 */
  59. volatile uint32_t reserved0; /* 0x0038 */
  60. volatile uint32_t reserved1; /* 0x003C */
  61. volatile uint32_t OUT_XOR; /* 0x0040 */
  62. };
  63. #define SIFIVE_BASE_GPIO 0x10060000
  64. struct sifive_gpio_regs *g_aloe_gpio = (struct sifive_gpio_regs *) SIFIVE_BASE_GPIO;
  65. #define SET_SPI_GPIO(id,sdo,sdi,sclk,cs) { \
  66. SET_GPIO_##sdo##_dout_spi##id##_pad_txd; \
  67. SET_GPIO_##sdo##_doen_LOW; \
  68. SET_GPIO_spi##id##_pad_rxd(sdi); \
  69. SET_GPIO_##sdi##_doen_HIGH; \
  70. SET_GPIO_##sclk##_dout_spi##id##_pad_sck_out; \
  71. SET_GPIO_##sclk##_doen_LOW; \
  72. SET_GPIO_##cs##_dout_spi##id##_pad_ss_0_n; \
  73. SET_GPIO_##cs##_doen_LOW; \
  74. }
  75. #define INIT_FUNC_DEF(name) \
  76. static void _##name##_init(void)
  77. #define INIT_FUNC_CALL(name)\
  78. _##name##_init()
  79. #if defined(CONFIG_JH_STARLIGHT)
  80. static void *gpio_ctrl_base = NULL;
  81. static void *get_gpio_ctrl_base(void)
  82. {
  83. if (!gpio_ctrl_base) {
  84. uint32_t function;
  85. ulong FUNCTION_GPIO_CTRL_BASE[] = {
  86. syscon_iopad_ctrl_register0_REG_ADDR, //_SET_SYSCON_REG_register0_SCFG_gpio_pad_ctrl_0
  87. syscon_iopad_ctrl_register0_REG_ADDR, //_SET_SYSCON_REG_register0_SCFG_gpio_pad_ctrl_0
  88. syscon_iopad_ctrl_register68_REG_ADDR, //_SET_SYSCON_REG_register68_SCFG_funcshare_pad_ctrl_36
  89. syscon_iopad_ctrl_register67_REG_ADDR, //_SET_SYSCON_REG_register67_SCFG_funcshare_pad_ctrl_34
  90. syscon_iopad_ctrl_register32_REG_ADDR, //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
  91. syscon_iopad_ctrl_register32_REG_ADDR, //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
  92. syscon_iopad_ctrl_register32_REG_ADDR, //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
  93. };
  94. _GET_SYSCON_REG_register104_SCFG_io_padshare_sel(function);
  95. gpio_ctrl_base = (void *)FUNCTION_GPIO_CTRL_BASE[function];
  96. debug("function: %d, gpio_ctrl_base: %p\n", function, gpio_ctrl_base);
  97. }
  98. return gpio_ctrl_base;
  99. }
  100. static void sys_set_gpio_iocfg(int pad, uint16_t val)
  101. {
  102. ulong reg_n = (ulong)(pad >> 1);
  103. void *reg_addr = get_gpio_ctrl_base() + (reg_n << 2);
  104. uint32_t reg_val_old = readl(reg_addr);
  105. uint32_t reg_val_new = reg_val_old;
  106. if (pad & 1) {
  107. reg_val_new &= ~(0xffff << 16);
  108. reg_val_new |= (uint32_t)val << 16;
  109. } else {
  110. reg_val_new &= ~(0xffff << 0);
  111. reg_val_new |= (uint32_t)val << 0;
  112. }
  113. if (reg_val_old != reg_val_new) {
  114. debug("set gpio%d iocfg(@%p): %08x -> %08x\n", pad, reg_addr, reg_val_old, reg_val_new);
  115. writel(reg_val_new, reg_addr);
  116. }
  117. }
  118. static uint16_t sys_get_gpio_iocfg(int pad)
  119. {
  120. ulong reg_n = (ulong)(pad >> 1);
  121. void *reg_addr = get_gpio_ctrl_base() + (reg_n << 2);
  122. uint32_t reg_val = readl(reg_addr);
  123. uint16_t iocfg = (reg_val >> ((pad & 1) ? 16 : 0)) & 0xffff;
  124. return iocfg;
  125. }
  126. static void sys_funcshare_io_input_en(void)
  127. {
  128. uint32_t function;
  129. gpio_ctrl_base = 0;
  130. _GET_SYSCON_REG_register104_SCFG_io_padshare_sel(function);
  131. if (function != 0) {
  132. const uint16_t IO_INPUT_EN = BIT(7)|BIT(6); /* [7]input_enable | [6]schemit_input_enable */
  133. const int GPIO_NUM = 64;
  134. uint16_t io_cfg;
  135. int i;
  136. for (i = 0; i < GPIO_NUM; i++) {
  137. io_cfg = sys_get_gpio_iocfg(i);
  138. if ((io_cfg & IO_INPUT_EN) != IO_INPUT_EN) {
  139. debug("funcshare pad %d: input enable\n", i);
  140. sys_set_gpio_iocfg(i, io_cfg|IO_INPUT_EN);
  141. }
  142. }
  143. }
  144. }
  145. #endif
  146. INIT_FUNC_DEF(wave511)
  147. {
  148. _ENABLE_CLOCK_clk_vdec_axi_;
  149. _ENABLE_CLOCK_clk_vdecbrg_mainclk_;
  150. _ENABLE_CLOCK_clk_vdec_bclk_;
  151. _ENABLE_CLOCK_clk_vdec_cclk_;
  152. _ENABLE_CLOCK_clk_vdec_apb_;
  153. _CLEAR_RESET_rstgen_rstn_vdecbrg_main_;
  154. _CLEAR_RESET_rstgen_rstn_vdec_axi_;
  155. _CLEAR_RESET_rstgen_rstn_vdec_bclk_;
  156. _CLEAR_RESET_rstgen_rstn_vdec_cclk_;
  157. _CLEAR_RESET_rstgen_rstn_vdec_apb_;
  158. }
  159. INIT_FUNC_DEF(gc300)
  160. {
  161. _SET_SYSCON_REG_register20_u0_syscon_162_SCFG_gc300_csys_req(1);
  162. //nic and noc associate clk rst
  163. _ENABLE_CLOCK_clk_jpeg_axi_;
  164. _ENABLE_CLOCK_clk_jpcgc300_mainclk_;
  165. _ENABLE_CLOCK_clk_vdecbrg_mainclk_;
  166. udelay(2000);
  167. //gc300 clk and rst
  168. _ENABLE_CLOCK_clk_gc300_2x_;
  169. _ENABLE_CLOCK_clk_gc300_ahb_;
  170. _ENABLE_CLOCK_clk_gc300_axi_;
  171. _CLEAR_RESET_rstgen_rstn_gc300_2x_;
  172. _CLEAR_RESET_rstgen_rstn_gc300_axi_;
  173. _CLEAR_RESET_rstgen_rstn_gc300_ahb_;
  174. udelay(2000);
  175. //nic and noc associate clk rst;
  176. _CLEAR_RESET_rstgen_rstn_jpeg_axi_;
  177. _CLEAR_RESET_rstgen_rstn_jpcgc300_main_;
  178. _CLEAR_RESET_rstgen_rstn_vdecbrg_main_;
  179. }
  180. INIT_FUNC_DEF(codaj21)
  181. {
  182. _ENABLE_CLOCK_clk_jpeg_axi_;
  183. _ENABLE_CLOCK_clk_jpeg_cclk_;
  184. _ENABLE_CLOCK_clk_jpeg_apb_;
  185. _CLEAR_RESET_rstgen_rstn_jpeg_axi_;
  186. _CLEAR_RESET_rstgen_rstn_jpeg_cclk_;
  187. _CLEAR_RESET_rstgen_rstn_jpeg_apb_;
  188. }
  189. INIT_FUNC_DEF(nvdla)
  190. {
  191. _SET_SYSCON_REG_register16_SCFG_nbdla_clkgating_en(1);
  192. _ENABLE_CLOCK_clk_dla_bus_;
  193. _ENABLE_CLOCK_clk_dla_axi_;
  194. _ENABLE_CLOCK_clk_dlanoc_axi_;
  195. _ENABLE_CLOCK_clk_dla_apb_;
  196. _ENABLE_CLOCK_clk_nnenoc_axi_;
  197. _ENABLE_CLOCK_clk_dlaslv_axi_;
  198. _CLEAR_RESET_rstgen_rstn_dla_axi_;
  199. _CLEAR_RESET_rstgen_rstn_dlanoc_axi_;
  200. _CLEAR_RESET_rstgen_rstn_dla_apb_;
  201. _CLEAR_RESET_rstgen_rstn_nnenoc_axi_;
  202. _CLEAR_RESET_rstgen_rstn_dlaslv_axi_;
  203. }
  204. INIT_FUNC_DEF(wave521)
  205. {
  206. _ENABLE_CLOCK_clk_venc_axi_;
  207. _ENABLE_CLOCK_clk_vencbrg_mainclk_;
  208. _ENABLE_CLOCK_clk_venc_bclk_;
  209. _ENABLE_CLOCK_clk_venc_cclk_;
  210. _ENABLE_CLOCK_clk_venc_apb_;
  211. _CLEAR_RESET_rstgen_rstn_venc_axi_;
  212. _CLEAR_RESET_rstgen_rstn_vencbrg_main_;
  213. _CLEAR_RESET_rstgen_rstn_venc_bclk_;
  214. _CLEAR_RESET_rstgen_rstn_venc_cclk_;
  215. _CLEAR_RESET_rstgen_rstn_venc_apb_;
  216. }
  217. INIT_FUNC_DEF(gmac)
  218. {
  219. /*phy must use gpio to hardware reset*/
  220. _ENABLE_CLOCK_clk_gmac_ahb_;
  221. _ENABLE_CLOCK_clk_gmac_ptp_refclk_;
  222. _ENABLE_CLOCK_clk_gmac_gtxclk_;
  223. _ASSERT_RESET_rstgen_rstn_gmac_ahb_;
  224. _CLEAR_RESET_rstgen_rstn_gmac_ahb_;
  225. #if defined(CONFIG_JH_STARLIGHT)
  226. _SET_SYSCON_REG_register89_SCFG_funcshare_pad_ctrl_57(0x00c30080);
  227. _SET_SYSCON_REG_register90_SCFG_funcshare_pad_ctrl_58(0x00030080);
  228. _SET_SYSCON_REG_register91_SCFG_funcshare_pad_ctrl_59(0x00030003);
  229. _SET_SYSCON_REG_register92_SCFG_funcshare_pad_ctrl_60(0x00030003);
  230. _SET_SYSCON_REG_register93_SCFG_funcshare_pad_ctrl_61(0x00030003);
  231. _SET_SYSCON_REG_register94_SCFG_funcshare_pad_ctrl_62(0x00030003);
  232. _SET_SYSCON_REG_register95_SCFG_funcshare_pad_ctrl_63(0x0c800003);
  233. _SET_SYSCON_REG_register96_SCFG_funcshare_pad_ctrl_64(0x008000c0);
  234. _SET_SYSCON_REG_register97_SCFG_funcshare_pad_ctrl_65(0x00c000c0);
  235. _SET_SYSCON_REG_register98_SCFG_funcshare_pad_ctrl_66(0x00c000c0);
  236. _SET_SYSCON_REG_register99_SCFG_funcshare_pad_ctrl_67(0x00c000c0);
  237. _SET_SYSCON_REG_register100_SCFG_funcshare_pad_ctrl_68(0x00c000c0);
  238. _SET_SYSCON_REG_register101_SCFG_funcshare_pad_ctrl_69(0x00c000c0);
  239. _SET_SYSCON_REG_register102_SCFG_funcshare_pad_ctrl_70(0x00c000c0);
  240. #elif defined(CONFIG_JH_EVB_V1)
  241. _SET_SYSCON_REG_register89_SCFG_funcshare_pad_ctrl_57(0x00030080);
  242. _SET_SYSCON_REG_register90_SCFG_funcshare_pad_ctrl_58(0x00030080);
  243. _SET_SYSCON_REG_register91_SCFG_funcshare_pad_ctrl_59(0x00030003);
  244. _SET_SYSCON_REG_register92_SCFG_funcshare_pad_ctrl_60(0x00030003);
  245. _SET_SYSCON_REG_register93_SCFG_funcshare_pad_ctrl_61(0x00030003);
  246. _SET_SYSCON_REG_register94_SCFG_funcshare_pad_ctrl_62(0x00030003);
  247. _SET_SYSCON_REG_register95_SCFG_funcshare_pad_ctrl_63(0x00800003);
  248. _SET_SYSCON_REG_register96_SCFG_funcshare_pad_ctrl_64(0x00800080);
  249. _SET_SYSCON_REG_register97_SCFG_funcshare_pad_ctrl_65(0x00800080);
  250. _SET_SYSCON_REG_register98_SCFG_funcshare_pad_ctrl_66(0x00800080);
  251. _SET_SYSCON_REG_register99_SCFG_funcshare_pad_ctrl_67(0x00800080);
  252. _SET_SYSCON_REG_register100_SCFG_funcshare_pad_ctrl_68(0x00800080);
  253. _SET_SYSCON_REG_register101_SCFG_funcshare_pad_ctrl_69(0x00800080);
  254. _SET_SYSCON_REG_register102_SCFG_funcshare_pad_ctrl_70(0x00800080);
  255. #endif
  256. #if defined(CONFIG_JH_EVB_V1)
  257. SET_GPIO_25_doen_LOW;
  258. SET_GPIO_25_dout_HIGH;
  259. udelay(1000);
  260. SET_GPIO_25_dout_LOW;
  261. udelay(1000);
  262. SET_GPIO_25_dout_HIGH;
  263. #elif defined(CONFIG_JH_STARLIGHT)
  264. //SET_GPIO_45_doen_LOW;
  265. //SET_GPIO_45_dout_HIGH;
  266. //udelay(1000);
  267. //SET_GPIO_45_dout_LOW;
  268. //udelay(1000);
  269. //SET_GPIO_45_dout_HIGH;
  270. #endif
  271. _SET_SYSCON_REG_register28_SCFG_gmac_phy_intf_sel(0x1);//rgmii
  272. _DIVIDE_CLOCK_clk_gmac_gtxclk_(4); //1000M clk
  273. _SET_SYSCON_REG_register49_SCFG_gmac_gtxclk_dlychain_sel(0x4);
  274. }
  275. INIT_FUNC_DEF(nne50)
  276. {
  277. // fix nne50 ram scan fail issue
  278. _SWITCH_CLOCK_clk_nne_bus_SOURCE_clk_cpu_axi_;
  279. _ENABLE_CLOCK_clk_nne_ahb_;
  280. _ENABLE_CLOCK_clk_nne_axi_;
  281. _ENABLE_CLOCK_clk_nnenoc_axi_ ;
  282. _CLEAR_RESET_rstgen_rstn_nne_ahb_ ;
  283. _CLEAR_RESET_rstgen_rstn_nne_axi_ ;
  284. _CLEAR_RESET_rstgen_rstn_nnenoc_axi_ ;
  285. }
  286. INIT_FUNC_DEF(vp6)
  287. {
  288. _ASSERT_RESET_rstgen_rst_vp6_DReset_;
  289. _ASSERT_RESET_rstgen_rst_vp6_Breset_;
  290. _ENABLE_CLOCK_clk_vp6_core_ ;
  291. _ENABLE_CLOCK_clk_vp6_axi_ ;
  292. }
  293. INIT_FUNC_DEF(noc)
  294. {
  295. }
  296. /* disable, when we don't realy use it */
  297. #if 0
  298. INIT_FUNC_DEF(syscon)
  299. {
  300. }
  301. #endif
  302. INIT_FUNC_DEF(gpio)
  303. {
  304. _ENABLE_CLOCK_clk_gpio_apb_;
  305. _CLEAR_RESET_rstgen_rstn_gpio_apb_;
  306. }
  307. INIT_FUNC_DEF(audio_subsys)
  308. {
  309. _ENABLE_CLOCK_clk_audio_root_;
  310. _ENABLE_CLOCK_clk_audio_12288_;
  311. _ENABLE_CLOCK_clk_audio_src_;
  312. _ENABLE_CLOCK_clk_audio_12288_;
  313. _ENABLE_CLOCK_clk_dma1p_ahb_;
  314. _CLEAR_RESET_audio_rst_gen_rstn_apb_bus_;
  315. _CLEAR_RESET_audio_rst_gen_rstn_dma1p_ahb_;
  316. }
  317. INIT_FUNC_DEF(i2srx_3ch)
  318. {
  319. _ENABLE_CLOCK_clk_adc_mclk_;
  320. _ENABLE_CLOCK_clk_apb_i2sadc_;
  321. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sadc_;
  322. _CLEAR_RESET_audio_rst_gen_rstn_i2sadc_srst_;
  323. }
  324. INIT_FUNC_DEF(pdm)
  325. {
  326. _DIVIDE_CLOCK_clk_audio_root_(2);
  327. _DIVIDE_CLOCK_clk_audio_div_(0x4528);
  328. _ASSERT_RESET_audio_rst_gen_rstn_apb_pdm_;
  329. _DIVIDE_CLOCK_clk_pdm_mclk_(6);
  330. _SWITCH_CLOCK_clk_pdm_mclk_SOURCE_clk_audio_src_;
  331. //_SWITCH_CLOCK_clk_pdm_mclk_SOURCE_clk_audio_12288_;
  332. _ENABLE_CLOCK_clk_apb_pdm_;
  333. _ENABLE_CLOCK_clk_pdm_mclk_;
  334. _CLEAR_RESET_audio_rst_gen_rstn_apb_pdm_;
  335. SET_GPIO_46_dout_dmic_clk_out;
  336. SET_GPIO_46_doen_LOW;
  337. SET_GPIO_dmic_sdin_bit0(44);
  338. SET_GPIO_dmic_sdin_bit1(22);
  339. SET_GPIO_44_doen_HIGH;
  340. SET_GPIO_22_doen_HIGH;
  341. }
  342. INIT_FUNC_DEF(i2svad)
  343. {
  344. _ENABLE_CLOCK_clk_apb_i2svad_ ;
  345. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2svad_ ;
  346. _CLEAR_RESET_audio_rst_gen_rstn_i2svad_srst_ ;
  347. }
  348. INIT_FUNC_DEF(pmd2vad)
  349. {
  350. _SET_SYSCON_REG_SCFG_sram_config0_vad(0);
  351. _ENABLE_CLOCK_clk_adc_mclk_;
  352. _ENABLE_CLOCK_clk_apb_i2svad_;
  353. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2svad_;
  354. _CLEAR_RESET_audio_rst_gen_rstn_i2svad_srst_;
  355. _SET_SYSCON_REG_SCFG_ctrl_i2sadc_enable;
  356. _SET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d0_sel(AUDIO_IN_PDM_SD0);
  357. _DIVIDE_CLOCK_clk_adc_mclk_(0x3);
  358. _SWITCH_CLOCK_clk_adc_mclk_SOURCE_clk_audio_src_;
  359. _DIVIDE_CLOCK_clk_i2sadc_bclk_(0x8);
  360. _SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_adc_mclk_;
  361. _DIVIDE_CLOCK_clk_i2sadc_lrclk_(0x20);
  362. _SWITCH_CLOCK_clk_i2sadc_lrclk_SOURCE_clk_i2sadc_bclk_n_;
  363. _ENABLE_CLOCK_clk_apb_i2sadc_;
  364. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sadc_;
  365. _CLEAR_RESET_audio_rst_gen_rstn_i2sadc_srst_;
  366. _SWITCH_CLOCK_clk_vad_mem_SOURCE_clk_i2svad_bclk_;
  367. }
  368. INIT_FUNC_DEF(spdif)
  369. {
  370. _DIVIDE_CLOCK_clk_audio_root_(2);
  371. _DIVIDE_CLOCK_clk_audio_div_(0x4528);
  372. _ENABLE_CLOCK_clk_apb_spdif_;
  373. _SWITCH_CLOCK_clk_spdif_SOURCE_clk_audio_src_;
  374. //_SWITCH_CLOCK_clk_spdif_SOURCE_clk_audio_12288_;
  375. _ENABLE_CLOCK_clk_spdif_;
  376. _DIVIDE_CLOCK_clk_spdif_(1);
  377. _CLEAR_RESET_audio_rst_gen_rstn_apb_spdif_;
  378. //tx
  379. #if 1
  380. SET_GPIO_46_dout_spdif_tx_sdout;
  381. SET_GPIO_46_doen_LOW;
  382. #else
  383. //rx
  384. _SET_SYSCON_REG_SCFG_sram_config0_spdif(0x17);
  385. SET_GPIO_spdif_rx_sdin(46);
  386. #endif
  387. }
  388. INIT_FUNC_DEF(pwmdac)
  389. {
  390. #if 1
  391. /* audio src clk */
  392. _DIVIDE_CLOCK_clk_audio_root_(2); //500M
  393. _DIVIDE_CLOCK_clk_audio_div_(0x4528); // 500M/12.28M =40.69 :0x4528 out:12.28M
  394. _ASSERT_RESET_audio_rst_gen_rstn_apb_pwmdac_;
  395. _DISABLE_CLOCK_clk_apb_pwmdac_;
  396. _DIVIDE_CLOCK_clk_dac_mclk_(3); //out:4M
  397. _SWITCH_CLOCK_clk_dac_mclk_SOURCE_clk_audio_src_;
  398. _ENABLE_CLOCK_clk_dac_mclk_;
  399. _ENABLE_CLOCK_clk_apb_pwmdac_;
  400. _CLEAR_RESET_audio_rst_gen_rstn_apb_pwmdac_;
  401. #else
  402. /* pwmdac reset and clkgen */
  403. _SWITCH_CLOCK_clk_dac_mclk_SOURCE_clk_audio_12288_;
  404. _DIVIDE_CLOCK_clk_dac_mclk_(3); //out :4M
  405. _ENABLE_CLOCK_clk_dac_mclk_;
  406. _ENABLE_CLOCK_clk_apb_pwmdac_;
  407. _CLEAR_RESET_audio_rst_gen_rstn_apb_pwmdac_;
  408. #endif
  409. SET_GPIO_23_dout_pwmdac_left_out;
  410. SET_GPIO_23_doen_LOW;
  411. SET_GPIO_24_dout_pwmdac_right_out;
  412. SET_GPIO_24_doen_LOW;
  413. }
  414. INIT_FUNC_DEF(i2sdac0)
  415. {
  416. _ENABLE_CLOCK_clk_dac_mclk_;
  417. _SWITCH_CLOCK_clk_i2sdac_bclk_SOURCE_clk_dac_mclk_;
  418. _DIVIDE_CLOCK_clk_i2sdac_bclk_(1);
  419. _SWITCH_CLOCK_clk_i2sdac_lrclk_SOURCE_clk_i2sdac_bclk_n_;
  420. _DIVIDE_CLOCK_clk_i2sdac_lrclk_(1);
  421. _ENABLE_CLOCK_clk_apb_i2sdac_;
  422. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac_;
  423. _CLEAR_RESET_audio_rst_gen_rstn_i2sdac_srst_;
  424. //for wm8960 i2sdac0
  425. SET_GPIO_i2stx_bclk_in(45);
  426. SET_GPIO_45_doen_HIGH;
  427. SET_GPIO_i2stx_lrck_in(3);
  428. SET_GPIO_3_doen_HIGH;
  429. SET_GPIO_0_dout_i2stx_sdout0;
  430. SET_GPIO_0_doen_LOW;
  431. _SWITCH_CLOCK_clk_i2sdac_bclk_SOURCE_clk_i2sdac_bclk_iopad_;
  432. _SWITCH_CLOCK_clk_i2sdac_lrclk_SOURCE_clk_i2sdac_lrclk_iopad_;
  433. }
  434. #if 0
  435. INIT_FUNC_DEF(i2sdac1)
  436. {
  437. //vic_i2s1_reset_clk_enable;
  438. _SWITCH_CLOCK_clk_i2s1_mclk_SOURCE_clk_audio_12288_;
  439. _ENABLE_CLOCK_clk_i2s1_mclk_;
  440. _DIVIDE_CLOCK_clk_i2s1_mclk_(3); //16k
  441. _SWITCH_CLOCK_clk_i2s1_bclk_SOURCE_clk_i2s1_mclk_;
  442. _DIVIDE_CLOCK_clk_i2s1_bclk_(1);
  443. _SWITCH_CLOCK_clk_i2s1_lrclk_SOURCE_clk_i2s1_bclk_;
  444. _DIVIDE_CLOCK_clk_i2s1_lrclk_(1);
  445. _ENABLE_CLOCK_clk_apb_i2s1_;
  446. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2s1_;
  447. _CLEAR_RESET_audio_rst_gen_rstn_i2s1_srst_;
  448. //for wm8960 i2sdac1
  449. SET_GPIO_i2stx_bclk_in(45);
  450. SET_GPIO_45_doen_HIGH;
  451. SET_GPIO_i2stx_lrck_in(3);
  452. SET_GPIO_3_doen_HIGH;
  453. SET_GPIO_0_dout_i2stx_sdout1;
  454. SET_GPIO_0_doen_LOW;
  455. _SWITCH_CLOCK_clk_i2s1_bclk_SOURCE_clk_i2sdac_bclk_iopad_;
  456. _SWITCH_CLOCK_clk_i2s1_lrclk_SOURCE_clk_i2sdac_lrclk_iopad_;
  457. }
  458. INIT_FUNC_DEF(i2sdac16k)
  459. {
  460. _ENABLE_CLOCK_clk_apb_i2sdac16k_;
  461. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac16k_;
  462. _CLEAR_RESET_audio_rst_gen_rstn_i2sdac16k_srst_;
  463. }
  464. #endif
  465. INIT_FUNC_DEF(pdm2i2s)
  466. {
  467. _SWITCH_CLOCK_clk_adc_mclk_SOURCE_clk_audio_src_;
  468. _DIVIDE_CLOCK_clk_adc_mclk_(4);//3M
  469. _DIVIDE_CLOCK_clk_i2sadc_bclk_(2);
  470. _SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_adc_mclk_;
  471. _DIVIDE_CLOCK_clk_i2sadc_lrclk_(32);
  472. _SWITCH_CLOCK_clk_i2sadc_lrclk_SOURCE_clk_i2sadc_bclk_n_;
  473. _SET_SYSCON_REG_SCFG_ctrl_i2sadc_enable;
  474. _SET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d0_sel(AUDIO_IN_PDM_SD0);
  475. }
  476. INIT_FUNC_DEF(i2sgpiorx)
  477. {
  478. _DIVIDE_CLOCK_clk_i2sadc_bclk_(1);
  479. _DIVIDE_CLOCK_clk_i2sadc_lrclk_(1);
  480. _SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_i2sadc_bclk_iopad_;
  481. _SWITCH_CLOCK_clk_i2sadc_lrclk_SOURCE_clk_i2sadc_lrclk_iopad_;
  482. _SET_SYSCON_REG_SCFG_ctrl_i2sadc_enable;
  483. _SET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d0_sel(AUDIO_IN_SPIO_SD0);
  484. }
  485. INIT_FUNC_DEF(usb)
  486. {
  487. #if !defined(CONFIG_JH_STARLIGHT)
  488. uint32_t read_v=MA_INW(gpioen_REG_ADDR + 0x48);
  489. #endif
  490. _ENABLE_CLOCK_clk_usb_axi_;
  491. _ENABLE_CLOCK_clk_usbphy_125m_;
  492. _ENABLE_CLOCK_clk_usb_lpm_clk_predft_;
  493. _ENABLE_CLOCK_clk_usb_stb_clk_predft_;
  494. _ENABLE_CLOCK_clk_apb_usb_;
  495. _CLEAR_RESET_rstgen_rstn_usb_axi_;
  496. _CLEAR_RESET_audio_rst_gen_rstn_apb_usb_;
  497. _CLEAR_RESET_audio_rst_gen_rst_axi_usb_;
  498. _CLEAR_RESET_audio_rst_gen_rst_usb_pwrup_rst_n_;
  499. _CLEAR_RESET_audio_rst_gen_rst_usb_PONRST_;
  500. /* for host */
  501. SET_GPIO_usb_over_current(-1);
  502. #if defined(CONFIG_JH_STARLIGHT)
  503. /* config strap */
  504. _SET_SYSCON_REG_SCFG_usb0_mode_strap(0x2);
  505. _SET_SYSCON_REG_SCFG_usb7_PLL_EN(0x1);
  506. _SET_SYSCON_REG_SCFG_usb7_U3_EQ_EN(0x1);
  507. _SET_SYSCON_REG_SCFG_usb7_U3_SSRX_SEL(0x1);
  508. _SET_SYSCON_REG_SCFG_usb7_U3_SSTX_SEL(0x1);
  509. _SET_SYSCON_REG_SCFG_usb3_utmi_iddig(0x1);
  510. #elif defined(CONFIG_JH_EVB_V1)
  511. if(!((read_v >> 22) & 0x1)) {
  512. /* config strap */
  513. _SET_SYSCON_REG_SCFG_usb0_mode_strap(0x2);
  514. _SET_SYSCON_REG_SCFG_usb7_PLL_EN(0x1);
  515. _SET_SYSCON_REG_SCFG_usb7_U3_EQ_EN(0x1);
  516. _SET_SYSCON_REG_SCFG_usb7_U3_SSRX_SEL(0x1);
  517. _SET_SYSCON_REG_SCFG_usb7_U3_SSTX_SEL(0x1);
  518. _SET_SYSCON_REG_SCFG_usb3_utmi_iddig(0x1);
  519. }
  520. #endif
  521. }
  522. INIT_FUNC_DEF(sgdma1p)
  523. {
  524. _CLEAR_RESET_audio_rst_gen_rstn_apb_bus_;
  525. _ENABLE_CLOCK_clk_sgdma1p_axi_;
  526. _ENABLE_CLOCK_clk_dma1p_ahb_;
  527. _CLEAR_RESET_rstgen_rstn_sgdma1p_axi_;
  528. _CLEAR_RESET_audio_rst_gen_rstn_dma1p_ahb_;
  529. }
  530. /* disable, when we don't realy use it */
  531. #if 0
  532. INIT_FUNC_DEF(qspi)
  533. {
  534. _ENABLE_CLOCK_clk_qspi_ahb_;
  535. _ENABLE_CLOCK_clk_qspi_apb_;
  536. _ENABLE_CLOCK_clk_qspi_refclk_;
  537. _CLEAR_RESET_rstgen_rstn_qspi_ahb_;
  538. _CLEAR_RESET_rstgen_rstn_qspi_core_;
  539. _CLEAR_RESET_rstgen_rstn_qspi_apb_;
  540. }
  541. #endif
  542. INIT_FUNC_DEF(sgdma2p)
  543. {
  544. _ENABLE_CLOCK_clk_dma2pnoc_axi_;
  545. _ENABLE_CLOCK_clk_sgdma2p_axi_;
  546. _ENABLE_CLOCK_clk_sgdma2p_ahb_;
  547. _CLEAR_RESET_rstgen_rstn_sgdma2p_ahb_;
  548. _CLEAR_RESET_rstgen_rstn_sgdma2p_axi_;
  549. _CLEAR_RESET_rstgen_rstn_dma2pnoc_aix_;
  550. _SET_SYSCON_REG_register26_SCFG_dma1p2p_sel(0xFFFFFFFF);
  551. }
  552. INIT_FUNC_DEF(sdio0)
  553. {
  554. #if defined(CONFIG_JH_STARLIGHT)
  555. _ENABLE_CLOCK_clk_sdio0_ahb_;
  556. _ENABLE_CLOCK_clk_sdio0_cclkint_;
  557. _CLEAR_RESET_rstgen_rstn_sdio0_ahb_;
  558. SET_GPIO_sdio0_pad_card_detect_n(55);
  559. SET_GPIO_55_doen_HIGH;
  560. SET_GPIO_54_dout_sdio0_pad_cclk_out;
  561. SET_GPIO_54_doen_LOW;
  562. SET_GPIO_53_doen_reverse_(1);
  563. SET_GPIO_53_doen_sdio0_pad_ccmd_oe;
  564. SET_GPIO_53_dout_sdio0_pad_ccmd_out;
  565. SET_GPIO_sdio0_pad_ccmd_in(53);
  566. /*
  567. *delay shift between clk and data,
  568. *the value of v is 0~31 which means
  569. *the delay_shift(sel) = 0.16 * sel (ns)
  570. */
  571. _SET_SYSCON_REG_register50_SCFG_sdio0_cclk_dlychain_sel(0);
  572. _SET_SYSCON_REG_register58_SCFG_funcshare_pad_ctrl_26(0x00c000c0);
  573. SET_GPIO_49_doen_reverse_(1);
  574. SET_GPIO_50_doen_reverse_(1);
  575. SET_GPIO_51_doen_reverse_(1);
  576. SET_GPIO_52_doen_reverse_(1);
  577. SET_GPIO_49_doen_sdio0_pad_cdata_oe_bit0;
  578. SET_GPIO_49_dout_sdio0_pad_cdata_out_bit0;
  579. SET_GPIO_sdio0_pad_cdata_in_bit0(49);
  580. _SET_SYSCON_REG_register56_SCFG_funcshare_pad_ctrl_24(0x00c000c0);
  581. SET_GPIO_50_doen_sdio0_pad_cdata_oe_bit1;
  582. SET_GPIO_50_dout_sdio0_pad_cdata_out_bit1;
  583. SET_GPIO_sdio0_pad_cdata_in_bit1(50);
  584. SET_GPIO_51_doen_sdio0_pad_cdata_oe_bit2;
  585. SET_GPIO_51_dout_sdio0_pad_cdata_out_bit2;
  586. SET_GPIO_sdio0_pad_cdata_in_bit2(51);
  587. _SET_SYSCON_REG_register57_SCFG_funcshare_pad_ctrl_25(0x00c000c0);
  588. SET_GPIO_52_doen_sdio0_pad_cdata_oe_bit3;
  589. SET_GPIO_52_dout_sdio0_pad_cdata_out_bit3;
  590. SET_GPIO_sdio0_pad_cdata_in_bit3(52);
  591. _SET_SYSCON_REG_register58_SCFG_funcshare_pad_ctrl_26(0x00c000c0);
  592. #if 0//wifi module
  593. SET_GPIO_sdio0_pad_card_detect_n(55);
  594. SET_GPIO_55_doen_HIGH;
  595. SET_GPIO_33_dout_sdio0_pad_cclk_out;
  596. SET_GPIO_33_doen_LOW;
  597. SET_GPIO_29_doen_reverse_(1);
  598. SET_GPIO_29_doen_sdio0_pad_ccmd_oe;
  599. SET_GPIO_29_dout_sdio0_pad_ccmd_out;
  600. SET_GPIO_sdio0_pad_ccmd_in(29);
  601. SET_GPIO_36_doen_reverse_(1);
  602. SET_GPIO_30_doen_reverse_(1);
  603. SET_GPIO_34_doen_reverse_(1);
  604. SET_GPIO_31_doen_reverse_(1);
  605. SET_GPIO_36_doen_sdio0_pad_cdata_oe_bit0;
  606. SET_GPIO_36_dout_sdio0_pad_cdata_out_bit0;
  607. SET_GPIO_sdio0_pad_cdata_in_bit0(36);
  608. SET_GPIO_30_doen_sdio0_pad_cdata_oe_bit1;
  609. SET_GPIO_30_dout_sdio0_pad_cdata_out_bit1;
  610. SET_GPIO_sdio0_pad_cdata_in_bit1(30);
  611. SET_GPIO_34_doen_sdio0_pad_cdata_oe_bit2;
  612. SET_GPIO_34_dout_sdio0_pad_cdata_out_bit2;
  613. SET_GPIO_sdio0_pad_cdata_in_bit2(34);
  614. SET_GPIO_31_doen_sdio0_pad_cdata_oe_bit3;
  615. SET_GPIO_31_dout_sdio0_pad_cdata_out_bit3;
  616. SET_GPIO_sdio0_pad_cdata_in_bit3(31);
  617. SET_GPIO_37_doen_LOW;
  618. SET_GPIO_37_dout_HIGH;
  619. udelay(5000);
  620. SET_GPIO_37_dout_LOW;
  621. udelay(5000);
  622. SET_GPIO_37_dout_HIGH;
  623. #endif
  624. #else
  625. SET_GPIO_sdio0_pad_card_detect_n(26);
  626. SET_GPIO_26_doen_HIGH;
  627. SET_GPIO_33_dout_sdio0_pad_cclk_out;
  628. SET_GPIO_33_doen_LOW;
  629. SET_GPIO_34_doen_reverse_(1);
  630. SET_GPIO_34_doen_sdio0_pad_ccmd_oe;
  631. SET_GPIO_34_dout_sdio0_pad_ccmd_out;
  632. SET_GPIO_sdio0_pad_ccmd_in(34);
  633. SET_GPIO_32_doen_reverse_(1);
  634. SET_GPIO_31_doen_reverse_(1);
  635. SET_GPIO_30_doen_reverse_(1);
  636. SET_GPIO_36_doen_reverse_(1);
  637. SET_GPIO_32_doen_sdio0_pad_cdata_oe_bit0;
  638. SET_GPIO_32_dout_sdio0_pad_cdata_out_bit0;
  639. SET_GPIO_sdio0_pad_cdata_in_bit0(32);
  640. SET_GPIO_31_doen_sdio0_pad_cdata_oe_bit1;
  641. SET_GPIO_31_dout_sdio0_pad_cdata_out_bit1;
  642. SET_GPIO_sdio0_pad_cdata_in_bit1(31);
  643. SET_GPIO_30_doen_sdio0_pad_cdata_oe_bit2;
  644. SET_GPIO_30_dout_sdio0_pad_cdata_out_bit2;
  645. SET_GPIO_sdio0_pad_cdata_in_bit2(30);
  646. SET_GPIO_36_doen_sdio0_pad_cdata_oe_bit3;
  647. SET_GPIO_36_dout_sdio0_pad_cdata_out_bit3;
  648. SET_GPIO_sdio0_pad_cdata_in_bit3(36);
  649. #endif
  650. }
  651. INIT_FUNC_DEF(sdio1)
  652. {
  653. _ENABLE_CLOCK_clk_sdio1_ahb_;
  654. _ENABLE_CLOCK_clk_sdio1_cclkint_;
  655. _CLEAR_RESET_rstgen_rstn_sdio1_ahb_;
  656. #if defined(CONFIG_JH_STARLIGHT)
  657. SET_GPIO_33_dout_sdio1_pad_cclk_out;
  658. SET_GPIO_33_doen_LOW;
  659. SET_GPIO_29_doen_reverse_(1);
  660. SET_GPIO_29_doen_sdio1_pad_ccmd_oe;
  661. SET_GPIO_29_dout_sdio1_pad_ccmd_out;
  662. SET_GPIO_sdio1_pad_ccmd_in(29);
  663. SET_GPIO_36_doen_reverse_(1);
  664. SET_GPIO_30_doen_reverse_(1);
  665. SET_GPIO_34_doen_reverse_(1);
  666. SET_GPIO_31_doen_reverse_(1);
  667. SET_GPIO_36_doen_sdio1_pad_cdata_oe_bit0;
  668. SET_GPIO_36_dout_sdio1_pad_cdata_out_bit0;
  669. SET_GPIO_sdio1_pad_cdata_in_bit0(36);
  670. SET_GPIO_30_doen_sdio1_pad_cdata_oe_bit1;
  671. SET_GPIO_30_dout_sdio1_pad_cdata_out_bit1;
  672. SET_GPIO_sdio1_pad_cdata_in_bit1(30);
  673. SET_GPIO_34_doen_sdio1_pad_cdata_oe_bit2;
  674. SET_GPIO_34_dout_sdio1_pad_cdata_out_bit2;
  675. SET_GPIO_sdio1_pad_cdata_in_bit2(34);
  676. SET_GPIO_31_doen_sdio1_pad_cdata_oe_bit3;
  677. SET_GPIO_31_dout_sdio1_pad_cdata_out_bit3;
  678. SET_GPIO_sdio1_pad_cdata_in_bit3(31);
  679. SET_GPIO_37_doen_LOW;
  680. SET_GPIO_37_dout_HIGH;
  681. udelay(5000);
  682. SET_GPIO_37_dout_LOW;
  683. udelay(5000);
  684. SET_GPIO_37_dout_HIGH;
  685. #endif
  686. }
  687. INIT_FUNC_DEF(spi2ahb)
  688. {
  689. _ENABLE_CLOCK_clk_spi2ahb_ahb_;
  690. _ENABLE_CLOCK_clk_spi2ahb_core_;
  691. _CLEAR_RESET_rstgen_rstn_spi2ahb_ahb_;
  692. _CLEAR_RESET_rstgen_rstn_spi2ahb_core_;
  693. }
  694. INIT_FUNC_DEF(ezmaster)
  695. {
  696. _ENABLE_CLOCK_clk_ezmaster_ahb_;
  697. _CLEAR_RESET_rstgen_rstn_ezmaster_ahb_;
  698. }
  699. INIT_FUNC_DEF(secengine)
  700. {
  701. _ENABLE_CLOCK_clk_sec_ahb_;
  702. _ENABLE_CLOCK_clk_aes_clk_;
  703. _ENABLE_CLOCK_clk_sha_clk_;
  704. _ENABLE_CLOCK_clk_pka_clk_;
  705. _CLEAR_RESET_rstgen_rstn_sec_ahb_;
  706. _CLEAR_RESET_rstgen_rstn_aes_;
  707. _CLEAR_RESET_rstgen_rstn_pka_;
  708. _CLEAR_RESET_rstgen_rstn_sha_;
  709. }
  710. INIT_FUNC_DEF(uart0)
  711. {
  712. _ENABLE_CLOCK_clk_uart0_apb_;
  713. _ENABLE_CLOCK_clk_uart0_core_;
  714. _CLEAR_RESET_rstgen_rstn_uart0_apb_;
  715. _CLEAR_RESET_rstgen_rstn_uart0_core_;
  716. #if defined(CONFIG_JH_STARLIGHT)
  717. SET_GPIO_uart0_pad_sin(40);
  718. SET_GPIO_40_doen_HIGH;
  719. SET_GPIO_41_dout_uart0_pad_sout;
  720. SET_GPIO_41_doen_LOW;
  721. SET_GPIO_42_dout_uart0_pad_rtsn;
  722. SET_GPIO_42_doen_LOW;
  723. SET_GPIO_uart0_pad_ctsn(39);
  724. SET_GPIO_39_doen_HIGH;
  725. SET_GPIO_35_doen_LOW;
  726. SET_GPIO_35_dout_HIGH;
  727. #elif defined(CONFIG_JH_EVB_V1)
  728. SET_GPIO_uart0_pad_sin(5);
  729. SET_GPIO_5_doen_HIGH;
  730. SET_GPIO_6_dout_uart0_pad_sout;
  731. SET_GPIO_6_doen_LOW;
  732. SET_GPIO_8_dout_uart0_pad_rtsn;
  733. SET_GPIO_8_doen_LOW;
  734. SET_GPIO_uart0_pad_ctsn(7);
  735. SET_GPIO_7_doen_HIGH;
  736. #endif
  737. }
  738. #if defined(CONFIG_JH_EVB_V1)
  739. INIT_FUNC_DEF(uart1)
  740. {
  741. _ENABLE_CLOCK_clk_uart1_apb_;
  742. _ENABLE_CLOCK_clk_uart1_core_;
  743. _CLEAR_RESET_rstgen_rstn_uart1_apb_;
  744. _CLEAR_RESET_rstgen_rstn_uart1_core_;
  745. SET_GPIO_uart1_pad_sin(9);
  746. SET_GPIO_9_doen_HIGH;
  747. SET_GPIO_10_dout_uart1_pad_sout;
  748. SET_GPIO_10_doen_LOW;
  749. }
  750. #endif
  751. INIT_FUNC_DEF(spi0)
  752. {
  753. _ENABLE_CLOCK_clk_spi0_apb_;
  754. _ENABLE_CLOCK_clk_spi0_core_;
  755. _CLEAR_RESET_rstgen_rstn_spi0_apb_;
  756. _CLEAR_RESET_rstgen_rstn_spi0_core_;
  757. }
  758. INIT_FUNC_DEF(spi1)
  759. {
  760. _ENABLE_CLOCK_clk_spi1_apb_;
  761. _ENABLE_CLOCK_clk_spi1_core_;
  762. _CLEAR_RESET_rstgen_rstn_spi1_apb_;
  763. _CLEAR_RESET_rstgen_rstn_spi1_core_;
  764. }
  765. INIT_FUNC_DEF(i2c0)
  766. {
  767. _ENABLE_CLOCK_clk_i2c0_apb_;
  768. _ENABLE_CLOCK_clk_i2c0_core_;
  769. _CLEAR_RESET_rstgen_rstn_i2c0_apb_;
  770. _CLEAR_RESET_rstgen_rstn_i2c0_core_;
  771. #if defined(CONFIG_JH_STARLIGHT)
  772. SET_GPIO_62_dout_LOW;
  773. SET_GPIO_61_dout_LOW;
  774. SET_GPIO_62_doen_reverse_(1);
  775. SET_GPIO_61_doen_reverse_(1);
  776. SET_GPIO_62_doen_i2c0_pad_sck_oe;
  777. SET_GPIO_61_doen_i2c0_pad_sda_oe;
  778. SET_GPIO_i2c0_pad_sck_in(62);
  779. SET_GPIO_i2c0_pad_sda_in(61);
  780. #elif defined(CONFIG_JH_EVB_V1)
  781. SET_GPIO_16_dout_LOW;
  782. SET_GPIO_17_dout_LOW;
  783. SET_GPIO_16_doen_reverse_(1);
  784. SET_GPIO_17_doen_reverse_(1);
  785. SET_GPIO_16_doen_i2c0_pad_sck_oe;
  786. SET_GPIO_17_doen_i2c0_pad_sda_oe;
  787. SET_GPIO_i2c0_pad_sck_in(16);
  788. SET_GPIO_i2c0_pad_sda_in(17);
  789. #endif
  790. }
  791. INIT_FUNC_DEF(i2c1)
  792. {
  793. _ENABLE_CLOCK_clk_i2c1_apb_;
  794. _ENABLE_CLOCK_clk_i2c1_core_;
  795. _CLEAR_RESET_rstgen_rstn_i2c1_apb_;
  796. _CLEAR_RESET_rstgen_rstn_i2c1_core_;
  797. #if defined(CONFIG_JH_STARLIGHT)
  798. SET_GPIO_47_dout_LOW;
  799. SET_GPIO_48_dout_LOW;
  800. SET_GPIO_47_doen_reverse_(1);
  801. SET_GPIO_48_doen_reverse_(1);
  802. SET_GPIO_47_doen_i2c1_pad_sck_oe;
  803. SET_GPIO_48_doen_i2c1_pad_sda_oe;
  804. SET_GPIO_i2c1_pad_sck_in(47);
  805. SET_GPIO_i2c1_pad_sda_in(48);
  806. #elif defined(CONFIG_JH_EVB_V1)
  807. SET_GPIO_18_dout_LOW;
  808. SET_GPIO_19_dout_LOW;
  809. SET_GPIO_18_doen_reverse_(1);
  810. SET_GPIO_19_doen_reverse_(1);
  811. SET_GPIO_18_doen_i2c1_pad_sck_oe;
  812. SET_GPIO_19_doen_i2c1_pad_sda_oe;
  813. SET_GPIO_i2c1_pad_sck_in(18);
  814. SET_GPIO_i2c1_pad_sda_in(19);
  815. #endif
  816. }
  817. INIT_FUNC_DEF(trng)
  818. {
  819. _ENABLE_CLOCK_clk_trng_apb_;
  820. _CLEAR_RESET_rstgen_rstn_trng_apb_;
  821. }
  822. INIT_FUNC_DEF(otp)
  823. {
  824. _ENABLE_CLOCK_clk_otp_apb_;
  825. _ASSERT_RESET_rstgen_rstn_otp_apb_;
  826. _CLEAR_RESET_rstgen_rstn_otp_apb_;
  827. }
  828. INIT_FUNC_DEF(vp6_intc)
  829. {
  830. _ENABLE_CLOCK_clk_vp6intc_apb_;
  831. _CLEAR_RESET_rstgen_rstn_vp6intc_apb_;
  832. }
  833. INIT_FUNC_DEF(spi2)
  834. {
  835. _ENABLE_CLOCK_clk_spi2_apb_;
  836. _ENABLE_CLOCK_clk_spi2_core_;
  837. _ASSERT_RESET_rstgen_rstn_spi2_core_;
  838. _ASSERT_RESET_rstgen_rstn_spi2_apb_;
  839. _CLEAR_RESET_rstgen_rstn_spi2_apb_;
  840. _CLEAR_RESET_rstgen_rstn_spi2_core_;
  841. /* Modifying the GPIO interface of SPI2 */
  842. SET_SPI_GPIO(2, 18, 16, 12, 15);
  843. }
  844. INIT_FUNC_DEF(spi3)
  845. {
  846. _ENABLE_CLOCK_clk_spi3_apb_;
  847. _ENABLE_CLOCK_clk_spi3_core_;
  848. _CLEAR_RESET_rstgen_rstn_spi3_apb_;
  849. _CLEAR_RESET_rstgen_rstn_spi3_core_;
  850. }
  851. #if 0
  852. INIT_FUNC_DEF(uart2)
  853. {
  854. _ENABLE_CLOCK_clk_uart2_apb_;
  855. _ENABLE_CLOCK_clk_uart2_core_;
  856. _CLEAR_RESET_rstgen_rstn_uart2_apb_;
  857. _CLEAR_RESET_rstgen_rstn_uart2_core_;
  858. }
  859. /* disable, when we don't realy use it */
  860. INIT_FUNC_DEF(uart3)
  861. {
  862. _ENABLE_CLOCK_clk_uart3_apb_;
  863. _ENABLE_CLOCK_clk_uart3_core_;
  864. _CLEAR_RESET_rstgen_rstn_uart3_apb_;
  865. _CLEAR_RESET_rstgen_rstn_uart3_core_;
  866. }
  867. #endif
  868. INIT_FUNC_DEF(i2c2)
  869. {
  870. _ENABLE_CLOCK_clk_i2c2_apb_;
  871. _ENABLE_CLOCK_clk_i2c2_core_;
  872. _CLEAR_RESET_rstgen_rstn_i2c2_apb_;
  873. _CLEAR_RESET_rstgen_rstn_i2c2_core_;
  874. #if defined(CONFIG_JH_STARLIGHT)
  875. SET_GPIO_60_dout_LOW;
  876. SET_GPIO_59_dout_LOW;
  877. SET_GPIO_60_doen_reverse_(1);
  878. SET_GPIO_59_doen_reverse_(1);
  879. SET_GPIO_60_doen_i2c2_pad_sck_oe;
  880. SET_GPIO_59_doen_i2c2_pad_sda_oe;
  881. SET_GPIO_i2c2_pad_sck_in(60);
  882. SET_GPIO_i2c2_pad_sda_in(59);
  883. #endif
  884. }
  885. INIT_FUNC_DEF(i2c3)
  886. {
  887. _ENABLE_CLOCK_clk_i2c3_apb_;
  888. _ENABLE_CLOCK_clk_i2c3_core_;
  889. _CLEAR_RESET_rstgen_rstn_i2c3_apb_;
  890. _CLEAR_RESET_rstgen_rstn_i2c3_core_;
  891. }
  892. INIT_FUNC_DEF(timer)
  893. {
  894. _ENABLE_CLOCK_clk_wdtimer_apb_;
  895. _ENABLE_CLOCK_clk_timer0_coreclk_;
  896. _ENABLE_CLOCK_clk_timer1_coreclk_;
  897. _ENABLE_CLOCK_clk_timer2_coreclk_;
  898. _ENABLE_CLOCK_clk_timer3_coreclk_;
  899. _ENABLE_CLOCK_clk_timer4_coreclk_;
  900. _ENABLE_CLOCK_clk_timer5_coreclk_;
  901. _ENABLE_CLOCK_clk_timer6_coreclk_;
  902. //_CLEAR_RESET_rstgen_rstn_wdtimer_apb_;
  903. _CLEAR_RESET_rstgen_rstn_timer0_;
  904. _CLEAR_RESET_rstgen_rstn_timer1_;
  905. _CLEAR_RESET_rstgen_rstn_timer2_;
  906. _CLEAR_RESET_rstgen_rstn_timer3_;
  907. _CLEAR_RESET_rstgen_rstn_timer4_;
  908. _CLEAR_RESET_rstgen_rstn_timer5_;
  909. _CLEAR_RESET_rstgen_rstn_timer6_;
  910. }
  911. /* disable, when we don't realy use it */
  912. #if 0
  913. INIT_FUNC_DEF(wdt)
  914. {
  915. _ENABLE_CLOCK_clk_wdtimer_apb_;
  916. _ENABLE_CLOCK_clk_wdt_coreclk_;
  917. _ASSERT_RESET_rstgen_rstn_wdtimer_apb_;
  918. _ASSERT_RESET_rstgen_rstn_wdt_;
  919. _CLEAR_RESET_rstgen_rstn_wdtimer_apb_;
  920. _CLEAR_RESET_rstgen_rstn_wdt_;
  921. }
  922. #endif
  923. /* added by chenjieqin for ptc on 20200824 */
  924. INIT_FUNC_DEF(ptc)
  925. {
  926. /* reset clock */
  927. ptc_reset_clock();
  928. /* reset cnt */
  929. ptc_reset();
  930. }
  931. INIT_FUNC_DEF(vout_subsys)
  932. {
  933. _ENABLE_CLOCK_clk_vout_src_ ;
  934. _ENABLE_CLOCK_clk_disp_axi_;
  935. _ENABLE_CLOCK_clk_dispnoc_axi_ ;
  936. _CLEAR_RESET_rstgen_rstn_vout_src_ ;
  937. _CLEAR_RESET_rstgen_rstn_disp_axi_ ;
  938. _CLEAR_RESET_rstgen_rstn_dispnoc_axi_ ;
  939. _ENABLE_CLOCK_clk_vout_apb_ ;
  940. _ENABLE_CLOCK_clk_mapconv_apb_ ;
  941. _ENABLE_CLOCK_clk_mapconv_axi_ ;
  942. _ENABLE_CLOCK_clk_disp0_axi_ ;
  943. _ENABLE_CLOCK_clk_disp1_axi_ ;
  944. _ENABLE_CLOCK_clk_lcdc_oclk_ ;
  945. _ENABLE_CLOCK_clk_lcdc_axi_ ;
  946. _ENABLE_CLOCK_clk_vpp0_axi_ ;
  947. _ENABLE_CLOCK_clk_vpp1_axi_ ;
  948. _ENABLE_CLOCK_clk_vpp2_axi_ ;
  949. _ENABLE_CLOCK_clk_pixrawout_apb_ ;
  950. _ENABLE_CLOCK_clk_pixrawout_axi_ ;
  951. _ENABLE_CLOCK_clk_csi2tx_strm0_pixclk_ ;
  952. _ENABLE_CLOCK_clk_csi2tx_strm0_apb_ ;
  953. _ENABLE_CLOCK_clk_dsi_apb_ ;
  954. _ENABLE_CLOCK_clk_dsi_sys_clk_ ;
  955. _ENABLE_CLOCK_clk_ppi_tx_esc_clk_ ;
  956. _CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_apb_ ;
  957. _CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_axi_ ;
  958. _CLEAR_RESET_vout_sys_rstgen_rstn_disp0_axi_ ;
  959. _CLEAR_RESET_vout_sys_rstgen_rstn_disp1_axi_ ;
  960. _CLEAR_RESET_vout_sys_rstgen_rstn_lcdc_oclk_ ;
  961. _CLEAR_RESET_vout_sys_rstgen_rstn_lcdc_axi_ ;
  962. _CLEAR_RESET_vout_sys_rstgen_rstn_vpp0_axi_ ;
  963. _CLEAR_RESET_vout_sys_rstgen_rstn_vpp1_axi_ ;
  964. _CLEAR_RESET_vout_sys_rstgen_rstn_vpp2_axi_ ;
  965. _CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_apb_ ;
  966. _CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_axi_ ;
  967. _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_apb_ ;
  968. _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_pix_ ;
  969. _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_tx_esc_ ;
  970. //_CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_txbyte_hs_ ;
  971. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_apb_ ;
  972. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_sys_ ;
  973. //TODO:confirm these register
  974. //_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_dpi_pix_ ;
  975. //_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_txbyte_hs_ ;
  976. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_tx_esc_ ;
  977. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_rx_esc_ ;
  978. }
  979. INIT_FUNC_DEF(tmp_sensor)
  980. {
  981. _DISABLE_CLOCK_clk_temp_apb_;
  982. _ASSERT_RESET_rstgen_rstn_temp_apb_;
  983. _DISABLE_CLOCK_clk_temp_sense_;
  984. _ASSERT_RESET_rstgen_rstn_temp_sense_;
  985. _ENABLE_CLOCK_clk_temp_apb_;
  986. _CLEAR_RESET_rstgen_rstn_temp_apb_;
  987. _ENABLE_CLOCK_clk_temp_sense_;
  988. _CLEAR_RESET_rstgen_rstn_temp_sense_;
  989. }
  990. #if 0
  991. INIT_FUNC_DEF(lcdc)
  992. {
  993. }
  994. INIT_FUNC_DEF(pixrawout)
  995. {
  996. }
  997. INIT_FUNC_DEF(vpp0)
  998. {
  999. }
  1000. INIT_FUNC_DEF(vpp1)
  1001. {
  1002. }
  1003. INIT_FUNC_DEF(vpp2)
  1004. {
  1005. }
  1006. INIT_FUNC_DEF(map_conv)
  1007. {
  1008. }
  1009. INIT_FUNC_DEF(csi2tx)
  1010. {
  1011. }
  1012. INIT_FUNC_DEF(dsitx)
  1013. {
  1014. }
  1015. #endif
  1016. void board_ac108_init(void)
  1017. {
  1018. INIT_FUNC_CALL(i2srx_3ch);
  1019. INIT_FUNC_CALL(i2svad);
  1020. SET_GPIO_i2srx_bclk_in(45);
  1021. SET_GPIO_45_doen_HIGH;
  1022. #if 0
  1023. SET_GPIO_i2srx_lrck_in(6);
  1024. SET_GPIO_6_doen_HIGH;
  1025. SET_GPIO_i2srx_sdin_bit0(8);
  1026. SET_GPIO_8_doen_HIGH;
  1027. #else
  1028. SET_GPIO_i2srx_lrck_in(3);
  1029. SET_GPIO_3_doen_HIGH;
  1030. SET_GPIO_i2srx_sdin_bit0(2);
  1031. SET_GPIO_2_doen_HIGH;
  1032. #endif
  1033. INIT_FUNC_CALL(i2sgpiorx);
  1034. }
  1035. void board_wm8960_init(void)
  1036. {
  1037. INIT_FUNC_CALL(i2srx_3ch);
  1038. INIT_FUNC_CALL(i2svad);
  1039. INIT_FUNC_CALL(i2sdac0);
  1040. //INIT_FUNC_CALL(i2sdac1);
  1041. SET_GPIO_i2srx_bclk_in(45);
  1042. SET_GPIO_45_doen_HIGH;
  1043. SET_GPIO_i2srx_lrck_in(3);
  1044. SET_GPIO_3_doen_HIGH;
  1045. SET_GPIO_i2srx_sdin_bit0(2);
  1046. SET_GPIO_2_doen_HIGH;
  1047. INIT_FUNC_CALL(i2sgpiorx);
  1048. }
  1049. void board_vad_init(void)
  1050. {
  1051. INIT_FUNC_CALL(pdm);
  1052. INIT_FUNC_CALL(pmd2vad);
  1053. }
  1054. void board_pwmdac_init(void)
  1055. {
  1056. INIT_FUNC_CALL(pwmdac);
  1057. }
  1058. void board_spdif_init(void)
  1059. {
  1060. INIT_FUNC_CALL(spdif);
  1061. }
  1062. void board_pdm_init(void)
  1063. {
  1064. INIT_FUNC_CALL(i2srx_3ch);
  1065. INIT_FUNC_CALL(pdm);
  1066. INIT_FUNC_CALL(i2svad);
  1067. INIT_FUNC_CALL(pdm2i2s);
  1068. }
  1069. void board_audio_init(void)
  1070. {
  1071. #if STARFIVE_AUDIO_AC108
  1072. board_ac108_init();
  1073. #elif STARFIVE_AUDIO_WM8960
  1074. board_wm8960_init();
  1075. #elif STARFIVE_AUDIO_VAD
  1076. board_vad_init();
  1077. #elif STARFIVE_AUDIO_SPDIF
  1078. board_spdif_init();
  1079. #elif STARFIVE_AUDIO_PDM
  1080. board_pdm_init();
  1081. #endif
  1082. board_pwmdac_init();
  1083. }
  1084. /*init system GPIO*/
  1085. int board_hw_init(void)
  1086. {
  1087. #if defined(CONFIG_JH_STARLIGHT)
  1088. sys_funcshare_io_input_en();
  1089. #endif
  1090. INIT_FUNC_CALL(wave511);
  1091. INIT_FUNC_CALL(gc300);
  1092. INIT_FUNC_CALL(codaj21);
  1093. INIT_FUNC_CALL(nvdla);
  1094. INIT_FUNC_CALL(wave521);
  1095. INIT_FUNC_CALL(gmac);
  1096. INIT_FUNC_CALL(nne50);
  1097. INIT_FUNC_CALL(vp6);
  1098. INIT_FUNC_CALL(noc);
  1099. // INIT_FUNC_CALL(syscon);
  1100. INIT_FUNC_CALL(gpio);
  1101. INIT_FUNC_CALL(audio_subsys);
  1102. board_audio_init();
  1103. INIT_FUNC_CALL(usb);
  1104. INIT_FUNC_CALL(sgdma1p);
  1105. // INIT_FUNC_CALL(qspi);
  1106. INIT_FUNC_CALL(sgdma2p);
  1107. INIT_FUNC_CALL(sdio0);
  1108. INIT_FUNC_CALL(sdio1);
  1109. INIT_FUNC_CALL(spi2ahb);
  1110. INIT_FUNC_CALL(ezmaster);
  1111. INIT_FUNC_CALL(secengine);
  1112. INIT_FUNC_CALL(uart0);
  1113. #if defined(CONFIG_JH_EVB_V1)
  1114. INIT_FUNC_CALL(uart1);
  1115. #endif
  1116. INIT_FUNC_CALL(spi0);
  1117. INIT_FUNC_CALL(spi1);
  1118. INIT_FUNC_CALL(i2c0);
  1119. INIT_FUNC_CALL(i2c1);
  1120. INIT_FUNC_CALL(trng);
  1121. INIT_FUNC_CALL(otp);
  1122. INIT_FUNC_CALL(vp6_intc); /*include intc0 and intc1*/
  1123. INIT_FUNC_CALL(spi2);
  1124. INIT_FUNC_CALL(spi3);
  1125. // INIT_FUNC_CALL(uart2);
  1126. // INIT_FUNC_CALL(uart3);
  1127. INIT_FUNC_CALL(i2c2);
  1128. INIT_FUNC_CALL(i2c3);
  1129. INIT_FUNC_CALL(timer);
  1130. // INIT_FUNC_CALL(wdt);
  1131. INIT_FUNC_CALL(ptc);
  1132. /** Video Output Subsystem **/
  1133. INIT_FUNC_CALL(vout_subsys);
  1134. #if 0
  1135. INIT_FUNC_CALL(lcdc);
  1136. INIT_FUNC_CALL(pixrawout);
  1137. INIT_FUNC_CALL(vpp0);
  1138. INIT_FUNC_CALL(vpp1);
  1139. INIT_FUNC_CALL(vpp2);
  1140. INIT_FUNC_CALL(map_conv);
  1141. INIT_FUNC_CALL(csi2tx);
  1142. INIT_FUNC_CALL(dsitx);
  1143. #endif
  1144. INIT_FUNC_CALL(tmp_sensor);
  1145. return 0;
  1146. }
  1147. /*
  1148. * Init includes toggling the reset line which is connected to GPIO 0 pin 12.
  1149. * This is the only pin I can see on the 16 GPIO which is currently set as an.
  1150. * output. We will hard code the setup here to avoid having to have a GPIO
  1151. * driver as well...
  1152. *
  1153. * The Aloe board is strapped for unmanaged mode and needs two pulses of the
  1154. * reset line to configure the device properly.
  1155. *
  1156. * The RX_CLK, TX_CLK and RXD7 pins are strapped high and the remainder low.
  1157. * This selects GMII mode with auto 10/100/1000 and 125MHz clkout.
  1158. */
  1159. void reset_phy(void)
  1160. {
  1161. g_aloe_gpio->OUTPUT_EN |= 0x00001000ul; /* Configure pin 12 as an output */
  1162. #define PHY_RST_LOOPS 2
  1163. for (int i = 0; i < PHY_RST_LOOPS; i++) {
  1164. g_aloe_gpio->OUTPUT_VAL &= 0x0000EFFFul; /* Clear pin 12 to reset PHY */
  1165. udelay(1000);
  1166. g_aloe_gpio->OUTPUT_VAL |= 0x00001000ul; /* Take PHY^ out of reset */
  1167. udelay(1000);
  1168. }
  1169. /* Need at least 15mS delay before accessing PHY after reset... */
  1170. udelay(15000);
  1171. }
  1172. /* This define is a value used for error/unknown serial. If we really care about distinguishing errors and 0 is valid, we'll need a different one. */
  1173. #define ERROR_READING_SERIAL_NUMBER 0
  1174. #if CONFIG_IS_ENABLED(MISC_INIT_R)
  1175. #if CONFIG_IS_ENABLED(STARFIVE_OTP)
  1176. static u32 otp_read_mac(struct udevice *dev, unsigned char *buf)
  1177. {
  1178. u32 serial[2] = {0};
  1179. int ret = misc_read(dev, STARFIVE_OTP_MAC_OFFSET,
  1180. serial, sizeof(serial));
  1181. if (ret != sizeof(serial)) {
  1182. printf("%s: error reading mac from OTP\n", __func__);
  1183. return ERROR_READING_SERIAL_NUMBER;
  1184. }
  1185. buf[3] = (serial[0] >> 24) & 0xff;
  1186. buf[2] = (serial[0] >> 16) & 0xff;
  1187. buf[1] = (serial[0] >> 8) & 0xff;
  1188. buf[0] = serial[0] & 0xff;
  1189. buf[5] = (serial[1] >> 8) & 0xff;
  1190. buf[4] = serial[1] & 0xff;
  1191. return ret;
  1192. }
  1193. static u32 otp_read_serialnum(struct udevice *dev)
  1194. {
  1195. u32 serial[2] = {0};
  1196. int ret = misc_read(dev, STARFIVE_OTP_MAC_OFFSET-8,
  1197. serial, sizeof(serial));
  1198. if (ret != sizeof(serial)) {
  1199. printf("%s: error reading serial from OTP\n", __func__);
  1200. return ERROR_READING_SERIAL_NUMBER;
  1201. }
  1202. if (serial[0] == ~serial[1])
  1203. return serial[0];
  1204. return ERROR_READING_SERIAL_NUMBER;
  1205. }
  1206. #endif
  1207. static u32 jh_read_serialnum(void)
  1208. {
  1209. u32 serial = ERROR_READING_SERIAL_NUMBER;
  1210. #if CONFIG_IS_ENABLED(STARFIVE_OTP)
  1211. struct udevice *dev;
  1212. char buf[9] = {0};
  1213. if (uclass_get_device_by_driver(UCLASS_MISC,
  1214. DM_DRIVER_GET(starfive_otp), &dev)) {
  1215. debug("%s: could not find otp device\n", __func__);
  1216. return ERROR_READING_SERIAL_NUMBER;
  1217. }
  1218. // read serial from OTP and set env var
  1219. serial = otp_read_serialnum(dev);
  1220. snprintf(buf, sizeof(buf), "%08x", serial);
  1221. env_set("serial#", buf);
  1222. #endif
  1223. return serial;
  1224. }
  1225. static void jh_setup_macaddr(u32 serialnum)
  1226. {
  1227. #if CONFIG_IS_ENABLED(STARFIVE_OTP)
  1228. struct udevice *dev;
  1229. unsigned char mac[6]={0};
  1230. // init OTP
  1231. if (uclass_get_device_by_driver(UCLASS_MISC,
  1232. DM_DRIVER_GET(starfive_otp), &dev)) {
  1233. debug("%s: could not find otp device\n", __func__);
  1234. return;
  1235. }
  1236. otp_read_mac(dev, mac);
  1237. #else
  1238. unsigned char mac[6] = {0x66, 0x34, 0xb0, 0x6c, 0xde, 0xad};
  1239. mac[5] |= (serialnum >> 0) & 0xff;
  1240. mac[4] |= (serialnum >> 8) & 0xff;
  1241. mac[3] |= (serialnum >> 16) & 0xff;
  1242. #endif
  1243. eth_env_set_enetaddr("ethaddr", mac);
  1244. }
  1245. int misc_init_r(void)
  1246. {
  1247. if (!env_get("serial#")) {
  1248. u32 serialnum = jh_read_serialnum();
  1249. jh_setup_macaddr(serialnum);
  1250. }
  1251. return 0;
  1252. }
  1253. #endif
  1254. #if CONFIG_IS_ENABLED(CMD_NET)
  1255. int board_eth_init(struct bd_info *bis)
  1256. {
  1257. int ret = 0;
  1258. #if CONFIG_IS_ENABLED(ETH_DESIGNWARE)
  1259. #define SIFIVE_BASE_ETHERNET 0x10020000 //GMAC
  1260. u32 interface = PHY_INTERFACE_MODE_RGMII_TXID;
  1261. if (designware_initialize(SIFIVE_BASE_ETHERNET, interface) >= 0)
  1262. ret++;
  1263. #endif
  1264. return ret;
  1265. }
  1266. #endif
  1267. /*
  1268. * Miscellaneous platform dependent initializations
  1269. */
  1270. int board_init(void)
  1271. {
  1272. int ret = 0;
  1273. gd->bd->bi_boot_params = (CONFIG_SYS_SDRAM_BASE + 0x100);
  1274. /* enable all cache ways */
  1275. enable_caches();
  1276. return ret;
  1277. }