vic7100.c 33 KB

123456789101112131415161718192021222324252627282930313233343536373839404142434445464748495051525354555657585960616263646566676869707172737475767778798081828384858687888990919293949596979899100101102103104105106107108109110111112113114115116117118119120121122123124125126127128129130131132133134135136137138139140141142143144145146147148149150151152153154155156157158159160161162163164165166167168169170171172173174175176177178179180181182183184185186187188189190191192193194195196197198199200201202203204205206207208209210211212213214215216217218219220221222223224225226227228229230231232233234235236237238239240241242243244245246247248249250251252253254255256257258259260261262263264265266267268269270271272273274275276277278279280281282283284285286287288289290291292293294295296297298299300301302303304305306307308309310311312313314315316317318319320321322323324325326327328329330331332333334335336337338339340341342343344345346347348349350351352353354355356357358359360361362363364365366367368369370371372373374375376377378379380381382383384385386387388389390391392393394395396397398399400401402403404405406407408409410411412413414415416417418419420421422423424425426427428429430431432433434435436437438439440441442443444445446447448449450451452453454455456457458459460461462463464465466467468469470471472473474475476477478479480481482483484485486487488489490491492493494495496497498499500501502503504505506507508509510511512513514515516517518519520521522523524525526527528529530531532533534535536537538539540541542543544545546547548549550551552553554555556557558559560561562563564565566567568569570571572573574575576577578579580581582583584585586587588589590591592593594595596597598599600601602603604605606607608609610611612613614615616617618619620621622623624625626627628629630631632633634635636637638639640641642643644645646647648649650651652653654655656657658659660661662663664665666667668669670671672673674675676677678679680681682683684685686687688689690691692693694695696697698699700701702703704705706707708709710711712713714715716717718719720721722723724725726727728729730731732733734735736737738739740741742743744745746747748749750751752753754755756757758759760761762763764765766767768769770771772773774775776777778779780781782783784785786787788789790791792793794795796797798799800801802803804805806807808809810811812813814815816817818819820821822823824825826827828829830831832833834835836837838839840841842843844845846847848849850851852853854855856857858859860861862863864865866867868869870871872873874875876877878879880881882883884885886887888889890891892893894895896897898899900901902903904905906907908909910911912913914915916917918919920921922923924925926927928929930931932933934935936937938939940941942943944945946947948949950951952953954955956957958959960961962963964965966967968969970971972973974975976977978979980981982983984985986987988989990991992993994995996997998999100010011002100310041005100610071008100910101011101210131014101510161017101810191020102110221023102410251026102710281029103010311032103310341035103610371038103910401041104210431044104510461047104810491050105110521053105410551056105710581059106010611062106310641065106610671068106910701071107210731074107510761077107810791080108110821083108410851086108710881089109010911092109310941095109610971098109911001101110211031104110511061107110811091110111111121113111411151116111711181119112011211122112311241125112611271128112911301131113211331134113511361137113811391140114111421143114411451146114711481149115011511152115311541155115611571158115911601161116211631164116511661167116811691170117111721173117411751176117711781179118011811182118311841185118611871188118911901191119211931194119511961197119811991200120112021203120412051206120712081209121012111212121312141215121612171218121912201221122212231224122512261227122812291230123112321233123412351236123712381239124012411242124312441245124612471248124912501251125212531254125512561257125812591260126112621263126412651266126712681269127012711272127312741275127612771278127912801281128212831284128512861287128812891290129112921293129412951296129712981299130013011302130313041305130613071308130913101311131213131314131513161317
  1. // SPDX-License-Identifier: GPL-2.0+
  2. /*
  3. * Copyright (C) 2018 Microsemi Corporation.
  4. * Padmarao Begari, Microsemi Corporation <padmarao.begari@microsemi.com>
  5. * Copyright (C) 2018 Joey Hewitt <joey@joeyhewitt.com>
  6. */
  7. #include <common.h>
  8. #include <env.h>
  9. #include <linux/delay.h>
  10. #include <linux/io.h>
  11. #include <dm/uclass.h>
  12. #include <dm/device.h>
  13. #include <misc.h>
  14. #include <inttypes.h>
  15. #include <netdev.h>
  16. #include <phy_interface.h>
  17. #include <flash.h>
  18. #include <asm/arch/io.h>
  19. #include <asm/arch/global_reg.h>
  20. #include <asm/arch/ezGPIO_fullMux_ctrl_macro.h>
  21. #include <asm/arch/clkgen_ctrl_macro.h>
  22. #include <asm/arch/syscon_sysmain_ctrl_macro.h>
  23. #include <asm/arch/rstgen_ctrl_macro.h>
  24. #include <asm/arch/audio_rst_gen_ctrl_macro.h>
  25. #include <asm/arch/audio_clk_gen_ctrl_macro.h>
  26. #include <asm/arch/audio_sys_ctrl_macro.h>
  27. #include <asm/arch/vic_iopad.h>
  28. #include <asm/arch/vic_module_reset_clkgen.h>
  29. #include <asm/arch/vic_ptc.h>
  30. #include <asm/arch/vout_sys_clkgen_ctrl_macro.h>
  31. #include <asm/arch/vout_sys_rstgen_ctrl_macro.h>
  32. #include <asm/arch/vout_sys_syscon_macro.h>
  33. #include <asm/arch/vad.h>
  34. #include <asm/arch/syscon_remap_vp6_noc_macro.h>
  35. #include <asm/arch/syscon_iopad_ctrl_macro.h>
  36. DECLARE_GLOBAL_DATA_PTR;
  37. /* added by chenjieqin for ptc on 20200824 */
  38. /* pwm channel for pwm mode */
  39. enum ptc_pwm_num{
  40. PTC_PWM_NONE = -1,
  41. PTC_PWM_0 = 0,
  42. PTC_PWM_1,
  43. PTC_PWM_2,
  44. PTC_PWM_3,
  45. PTC_PWM_NUM,
  46. };
  47. /* end */
  48. struct sifive_gpio_regs
  49. {
  50. volatile uint32_t INPUT_VAL; /* 0x0000 */
  51. volatile uint32_t INPUT_EN; /* 0x0004 */
  52. volatile uint32_t OUTPUT_VAL; /* 0x0008 */
  53. volatile uint32_t OUTPUT_EN; /* 0x000C */
  54. volatile uint32_t PUE; /* 0x0010 */
  55. volatile uint32_t DS; /* 0x0014 */
  56. volatile uint32_t RISE_IE; /* 0x0018 */
  57. volatile uint32_t RISE_IP; /* 0x001C */
  58. volatile uint32_t FALL_IE; /* 0x0020 */
  59. volatile uint32_t FALL_IP; /* 0x0024 */
  60. volatile uint32_t HIGH_IE; /* 0x0028 */
  61. volatile uint32_t HIGH_IP; /* 0x002C */
  62. volatile uint32_t LOW_IE; /* 0x0030 */
  63. volatile uint32_t LOW_IP; /* 0x0034 */
  64. volatile uint32_t reserved0; /* 0x0038 */
  65. volatile uint32_t reserved1; /* 0x003C */
  66. volatile uint32_t OUT_XOR; /* 0x0040 */
  67. };
  68. #define SET_SPI_GPIO(id,sdo,sdi,sclk,cs) { \
  69. SET_GPIO_##sdo##_dout_spi##id##_pad_txd; \
  70. SET_GPIO_##sdo##_doen_LOW; \
  71. SET_GPIO_spi##id##_pad_rxd(sdi); \
  72. SET_GPIO_##sdi##_doen_HIGH; \
  73. SET_GPIO_##sclk##_dout_spi##id##_pad_sck_out; \
  74. SET_GPIO_##sclk##_doen_LOW; \
  75. SET_GPIO_##cs##_dout_spi##id##_pad_ss_0_n; \
  76. SET_GPIO_##cs##_doen_LOW; \
  77. }
  78. #define INIT_FUNC_DEF(name) \
  79. static void _##name##_init(void)
  80. #define INIT_FUNC_CALL(name)\
  81. _##name##_init()
  82. struct sifive_gpio_regs *g_aloe_gpio = (struct sifive_gpio_regs *) SIFIVE_BASE_GPIO;
  83. #if defined(CONFIG_VIC_BEAGLE_V)
  84. static void *gpio_ctrl_base = NULL;
  85. static void *get_gpio_ctrl_base(void)
  86. {
  87. if (!gpio_ctrl_base) {
  88. uint32_t function;
  89. ulong FUNCTION_GPIO_CTRL_BASE[] = {
  90. syscon_iopad_ctrl_register0_REG_ADDR, //_SET_SYSCON_REG_register0_SCFG_gpio_pad_ctrl_0
  91. syscon_iopad_ctrl_register0_REG_ADDR, //_SET_SYSCON_REG_register0_SCFG_gpio_pad_ctrl_0
  92. syscon_iopad_ctrl_register68_REG_ADDR, //_SET_SYSCON_REG_register68_SCFG_funcshare_pad_ctrl_36
  93. syscon_iopad_ctrl_register67_REG_ADDR, //_SET_SYSCON_REG_register67_SCFG_funcshare_pad_ctrl_34
  94. syscon_iopad_ctrl_register32_REG_ADDR, //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
  95. syscon_iopad_ctrl_register32_REG_ADDR, //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
  96. syscon_iopad_ctrl_register32_REG_ADDR, //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
  97. };
  98. _GET_SYSCON_REG_register104_SCFG_io_padshare_sel(function);
  99. gpio_ctrl_base = (void *)FUNCTION_GPIO_CTRL_BASE[function];
  100. debug("function: %d, gpio_ctrl_base: %p\n", function, gpio_ctrl_base);
  101. }
  102. return gpio_ctrl_base;
  103. }
  104. void sys_set_gpio_iocfg(int pad, uint16_t val)
  105. {
  106. ulong reg_n = (ulong)(pad >> 1);
  107. void *reg_addr = get_gpio_ctrl_base() + (reg_n << 2);
  108. uint32_t reg_val_old = readl(reg_addr);
  109. uint32_t reg_val_new = reg_val_old;
  110. if (pad & 1) {
  111. reg_val_new &= ~(0xffff << 16);
  112. reg_val_new |= (uint32_t)val << 16;
  113. } else {
  114. reg_val_new &= ~(0xffff << 0);
  115. reg_val_new |= (uint32_t)val << 0;
  116. }
  117. if (reg_val_old != reg_val_new) {
  118. debug("set gpio%d iocfg(@%p): %08x -> %08x\n", pad, reg_addr, reg_val_old, reg_val_new);
  119. writel(reg_val_new, reg_addr);
  120. }
  121. }
  122. uint16_t sys_get_gpio_iocfg(int pad)
  123. {
  124. ulong reg_n = (ulong)(pad >> 1);
  125. void *reg_addr = get_gpio_ctrl_base() + (reg_n << 2);
  126. uint32_t reg_val = readl(reg_addr);
  127. uint16_t iocfg = (reg_val >> ((pad & 1) ? 16 : 0)) & 0xffff;
  128. return iocfg;
  129. }
  130. static void sys_funcshare_io_input_en(void)
  131. {
  132. uint32_t function;
  133. gpio_ctrl_base = 0;
  134. _GET_SYSCON_REG_register104_SCFG_io_padshare_sel(function);
  135. if (function != 0) {
  136. const uint16_t IO_INPUT_EN = BIT(7)|BIT(6); /* [7]input_enable | [6]schemit_input_enable */
  137. const int GPIO_NUM = 64;
  138. uint16_t io_cfg;
  139. int i;
  140. for (i = 0; i < GPIO_NUM; i++) {
  141. io_cfg = sys_get_gpio_iocfg(i);
  142. if ((io_cfg & IO_INPUT_EN) != IO_INPUT_EN) {
  143. debug("funcshare pad %d: input enable\n", i);
  144. sys_set_gpio_iocfg(i, io_cfg|IO_INPUT_EN);
  145. }
  146. }
  147. }
  148. }
  149. #endif
  150. /* end */
  151. INIT_FUNC_DEF(wave511)
  152. {
  153. _ENABLE_CLOCK_clk_vdec_axi_;
  154. _ENABLE_CLOCK_clk_vdecbrg_mainclk_;
  155. _ENABLE_CLOCK_clk_vdec_bclk_;
  156. _ENABLE_CLOCK_clk_vdec_cclk_;
  157. _ENABLE_CLOCK_clk_vdec_apb_;
  158. _CLEAR_RESET_rstgen_rstn_vdecbrg_main_;
  159. _CLEAR_RESET_rstgen_rstn_vdec_axi_;
  160. _CLEAR_RESET_rstgen_rstn_vdec_bclk_;
  161. _CLEAR_RESET_rstgen_rstn_vdec_cclk_;
  162. _CLEAR_RESET_rstgen_rstn_vdec_apb_;
  163. }
  164. INIT_FUNC_DEF(gc300)
  165. {
  166. _SET_SYSCON_REG_register20_u0_syscon_162_SCFG_gc300_csys_req(1);
  167. //nic and noc associate clk rst
  168. _ENABLE_CLOCK_clk_jpeg_axi_;
  169. _ENABLE_CLOCK_clk_jpcgc300_mainclk_;
  170. _ENABLE_CLOCK_clk_vdecbrg_mainclk_;
  171. udelay(2000);
  172. //gc300 clk and rst
  173. _ENABLE_CLOCK_clk_gc300_2x_;
  174. _ENABLE_CLOCK_clk_gc300_ahb_;
  175. _ENABLE_CLOCK_clk_gc300_axi_;
  176. _CLEAR_RESET_rstgen_rstn_gc300_2x_;
  177. _CLEAR_RESET_rstgen_rstn_gc300_axi_;
  178. _CLEAR_RESET_rstgen_rstn_gc300_ahb_;
  179. udelay(2000);
  180. //nic and noc associate clk rst;
  181. _CLEAR_RESET_rstgen_rstn_jpeg_axi_;
  182. _CLEAR_RESET_rstgen_rstn_jpcgc300_main_;
  183. _CLEAR_RESET_rstgen_rstn_vdecbrg_main_;
  184. }
  185. INIT_FUNC_DEF(codaj21)
  186. {
  187. _ENABLE_CLOCK_clk_jpeg_axi_;
  188. _ENABLE_CLOCK_clk_jpeg_cclk_;
  189. _ENABLE_CLOCK_clk_jpeg_apb_;
  190. _CLEAR_RESET_rstgen_rstn_jpeg_axi_;
  191. _CLEAR_RESET_rstgen_rstn_jpeg_cclk_;
  192. _CLEAR_RESET_rstgen_rstn_jpeg_apb_;
  193. }
  194. INIT_FUNC_DEF(nvdla)
  195. {
  196. _SET_SYSCON_REG_register16_SCFG_nbdla_clkgating_en(1);
  197. _ENABLE_CLOCK_clk_dla_bus_;
  198. _ENABLE_CLOCK_clk_dla_axi_;
  199. _ENABLE_CLOCK_clk_dlanoc_axi_;
  200. _ENABLE_CLOCK_clk_dla_apb_;
  201. _ENABLE_CLOCK_clk_nnenoc_axi_;
  202. _ENABLE_CLOCK_clk_dlaslv_axi_;
  203. _CLEAR_RESET_rstgen_rstn_dla_axi_;
  204. _CLEAR_RESET_rstgen_rstn_dlanoc_axi_;
  205. _CLEAR_RESET_rstgen_rstn_dla_apb_;
  206. _CLEAR_RESET_rstgen_rstn_nnenoc_axi_;
  207. _CLEAR_RESET_rstgen_rstn_dlaslv_axi_;
  208. }
  209. INIT_FUNC_DEF(wave521)
  210. {
  211. _ENABLE_CLOCK_clk_venc_axi_;
  212. _ENABLE_CLOCK_clk_vencbrg_mainclk_;
  213. _ENABLE_CLOCK_clk_venc_bclk_;
  214. _ENABLE_CLOCK_clk_venc_cclk_;
  215. _ENABLE_CLOCK_clk_venc_apb_;
  216. _CLEAR_RESET_rstgen_rstn_venc_axi_;
  217. _CLEAR_RESET_rstgen_rstn_vencbrg_main_;
  218. _CLEAR_RESET_rstgen_rstn_venc_bclk_;
  219. _CLEAR_RESET_rstgen_rstn_venc_cclk_;
  220. _CLEAR_RESET_rstgen_rstn_venc_apb_;
  221. }
  222. INIT_FUNC_DEF(gmac)
  223. {
  224. /*phy must use gpio to hardware reset*/
  225. _ENABLE_CLOCK_clk_gmac_ahb_;
  226. _ENABLE_CLOCK_clk_gmac_ptp_refclk_;
  227. _ENABLE_CLOCK_clk_gmac_gtxclk_;
  228. _ASSERT_RESET_rstgen_rstn_gmac_ahb_;
  229. _CLEAR_RESET_rstgen_rstn_gmac_ahb_;
  230. #if defined(CONFIG_VIC_BEAGLE_V)
  231. _SET_SYSCON_REG_register89_SCFG_funcshare_pad_ctrl_57(0x00c30080);
  232. _SET_SYSCON_REG_register90_SCFG_funcshare_pad_ctrl_58(0x00030080);
  233. _SET_SYSCON_REG_register91_SCFG_funcshare_pad_ctrl_59(0x00030003);
  234. _SET_SYSCON_REG_register92_SCFG_funcshare_pad_ctrl_60(0x00030003);
  235. _SET_SYSCON_REG_register93_SCFG_funcshare_pad_ctrl_61(0x00030003);
  236. _SET_SYSCON_REG_register94_SCFG_funcshare_pad_ctrl_62(0x00030003);
  237. _SET_SYSCON_REG_register95_SCFG_funcshare_pad_ctrl_63(0x0c800003);
  238. _SET_SYSCON_REG_register96_SCFG_funcshare_pad_ctrl_64(0x008000c0);
  239. _SET_SYSCON_REG_register97_SCFG_funcshare_pad_ctrl_65(0x00c000c0);
  240. _SET_SYSCON_REG_register98_SCFG_funcshare_pad_ctrl_66(0x00c000c0);
  241. _SET_SYSCON_REG_register99_SCFG_funcshare_pad_ctrl_67(0x00c000c0);
  242. _SET_SYSCON_REG_register100_SCFG_funcshare_pad_ctrl_68(0x00c000c0);
  243. _SET_SYSCON_REG_register101_SCFG_funcshare_pad_ctrl_69(0x00c000c0);
  244. _SET_SYSCON_REG_register102_SCFG_funcshare_pad_ctrl_70(0x00c000c0);
  245. #else
  246. _SET_SYSCON_REG_register89_SCFG_funcshare_pad_ctrl_57(0x00030080);
  247. _SET_SYSCON_REG_register90_SCFG_funcshare_pad_ctrl_58(0x00030080);
  248. _SET_SYSCON_REG_register91_SCFG_funcshare_pad_ctrl_59(0x00030003);
  249. _SET_SYSCON_REG_register92_SCFG_funcshare_pad_ctrl_60(0x00030003);
  250. _SET_SYSCON_REG_register93_SCFG_funcshare_pad_ctrl_61(0x00030003);
  251. _SET_SYSCON_REG_register94_SCFG_funcshare_pad_ctrl_62(0x00030003);
  252. _SET_SYSCON_REG_register95_SCFG_funcshare_pad_ctrl_63(0x00800003);
  253. _SET_SYSCON_REG_register96_SCFG_funcshare_pad_ctrl_64(0x00800080);
  254. _SET_SYSCON_REG_register97_SCFG_funcshare_pad_ctrl_65(0x00800080);
  255. _SET_SYSCON_REG_register98_SCFG_funcshare_pad_ctrl_66(0x00800080);
  256. _SET_SYSCON_REG_register99_SCFG_funcshare_pad_ctrl_67(0x00800080);
  257. _SET_SYSCON_REG_register100_SCFG_funcshare_pad_ctrl_68(0x00800080);
  258. _SET_SYSCON_REG_register101_SCFG_funcshare_pad_ctrl_69(0x00800080);
  259. _SET_SYSCON_REG_register102_SCFG_funcshare_pad_ctrl_70(0x00800080);
  260. #endif
  261. #if defined(CONFIG_VIC_EVB_V1)
  262. SET_GPIO_25_doen_LOW;
  263. SET_GPIO_25_dout_HIGH;
  264. udelay(1000);
  265. SET_GPIO_25_dout_LOW;
  266. udelay(1000);
  267. SET_GPIO_25_dout_HIGH;
  268. #elif defined(CONFIG_VIC_BEAGLE_V)
  269. SET_GPIO_45_doen_LOW;
  270. SET_GPIO_45_dout_HIGH;
  271. udelay(1000);
  272. SET_GPIO_45_dout_LOW;
  273. udelay(1000);
  274. SET_GPIO_45_dout_HIGH;
  275. #endif
  276. _SET_SYSCON_REG_register28_SCFG_gmac_phy_intf_sel(0x1);//rgmii
  277. _DIVIDE_CLOCK_clk_gmac_gtxclk_(4); //1000M clk
  278. _SET_SYSCON_REG_register49_SCFG_gmac_gtxclk_dlychain_sel(0x4);
  279. }
  280. INIT_FUNC_DEF(nne50)
  281. {
  282. // fix nne50 ram scan fail issue
  283. _SWITCH_CLOCK_clk_nne_bus_SOURCE_clk_cpu_axi_;
  284. _ENABLE_CLOCK_clk_nne_ahb_;
  285. _ENABLE_CLOCK_clk_nne_axi_;
  286. _ENABLE_CLOCK_clk_nnenoc_axi_ ;
  287. _CLEAR_RESET_rstgen_rstn_nne_ahb_ ;
  288. _CLEAR_RESET_rstgen_rstn_nne_axi_ ;
  289. _CLEAR_RESET_rstgen_rstn_nnenoc_axi_ ;
  290. }
  291. INIT_FUNC_DEF(vp6)
  292. {
  293. _ASSERT_RESET_rstgen_rst_vp6_DReset_;
  294. _ASSERT_RESET_rstgen_rst_vp6_Breset_;
  295. _ENABLE_CLOCK_clk_vp6_core_ ;
  296. _ENABLE_CLOCK_clk_vp6_axi_ ;
  297. }
  298. INIT_FUNC_DEF(noc)
  299. {
  300. }
  301. /* disable, when we don't realy use it */
  302. #if 0
  303. INIT_FUNC_DEF(syscon)
  304. {
  305. }
  306. #endif
  307. INIT_FUNC_DEF(gpio)
  308. {
  309. _ENABLE_CLOCK_clk_gpio_apb_;
  310. _CLEAR_RESET_rstgen_rstn_gpio_apb_;
  311. }
  312. INIT_FUNC_DEF(audio_subsys)
  313. {
  314. _ENABLE_CLOCK_clk_audio_root_;
  315. _ENABLE_CLOCK_clk_audio_12288_;
  316. _ENABLE_CLOCK_clk_audio_src_;
  317. _ENABLE_CLOCK_clk_audio_12288_;
  318. _ENABLE_CLOCK_clk_dma1p_ahb_;
  319. _CLEAR_RESET_audio_rst_gen_rstn_apb_bus_;
  320. _CLEAR_RESET_audio_rst_gen_rstn_dma1p_ahb_;
  321. }
  322. INIT_FUNC_DEF(i2srx_3ch)
  323. {
  324. _ENABLE_CLOCK_clk_adc_mclk_;
  325. _ENABLE_CLOCK_clk_apb_i2sadc_;
  326. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sadc_;
  327. _CLEAR_RESET_audio_rst_gen_rstn_i2sadc_srst_;
  328. }
  329. INIT_FUNC_DEF(pdm)
  330. {
  331. _ENABLE_CLOCK_clk_apb_pdm_;
  332. _ENABLE_CLOCK_clk_pdm_mclk_;
  333. _CLEAR_RESET_audio_rst_gen_rstn_apb_pdm_;
  334. }
  335. INIT_FUNC_DEF(i2svad)
  336. {
  337. _ENABLE_CLOCK_clk_apb_i2svad_ ;
  338. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2svad_ ;
  339. _CLEAR_RESET_audio_rst_gen_rstn_i2svad_srst_ ;
  340. }
  341. INIT_FUNC_DEF(spdif)
  342. {
  343. _ENABLE_CLOCK_clk_spdif_;
  344. _ENABLE_CLOCK_clk_apb_spdif_;
  345. _CLEAR_RESET_audio_rst_gen_rstn_apb_spdif_;
  346. }
  347. INIT_FUNC_DEF(pwmdac)
  348. {
  349. _ENABLE_CLOCK_clk_apb_pwmdac_;
  350. _CLEAR_RESET_audio_rst_gen_rstn_apb_pwmdac_;
  351. }
  352. INIT_FUNC_DEF(i2sdac0)
  353. {
  354. _ENABLE_CLOCK_clk_dac_mclk_;
  355. _ENABLE_CLOCK_clk_apb_i2sdac_;
  356. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac_;
  357. _CLEAR_RESET_audio_rst_gen_rstn_i2sdac_srst_;
  358. }
  359. INIT_FUNC_DEF(i2sdac1)
  360. {
  361. _ENABLE_CLOCK_clk_i2s1_mclk_;
  362. _ENABLE_CLOCK_clk_apb_i2s1_;
  363. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2s1_;
  364. _CLEAR_RESET_audio_rst_gen_rstn_i2s1_srst_;
  365. }
  366. INIT_FUNC_DEF(i2sdac16k)
  367. {
  368. _ENABLE_CLOCK_clk_apb_i2sdac16k_;
  369. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac16k_;
  370. _CLEAR_RESET_audio_rst_gen_rstn_i2sdac16k_srst_;
  371. }
  372. INIT_FUNC_DEF(usb)
  373. {
  374. #if !defined(CONFIG_VIC_BEAGLE_V)
  375. uint32_t read_v=MA_INW(gpioen_REG_ADDR + 0x48);
  376. #endif
  377. _ENABLE_CLOCK_clk_usb_axi_;
  378. _ENABLE_CLOCK_clk_usbphy_125m_;
  379. _ENABLE_CLOCK_clk_usb_lpm_clk_predft_;
  380. _ENABLE_CLOCK_clk_usb_stb_clk_predft_;
  381. _ENABLE_CLOCK_clk_apb_usb_;
  382. _CLEAR_RESET_rstgen_rstn_usb_axi_;
  383. _CLEAR_RESET_audio_rst_gen_rstn_apb_usb_;
  384. _CLEAR_RESET_audio_rst_gen_rst_axi_usb_;
  385. _CLEAR_RESET_audio_rst_gen_rst_usb_pwrup_rst_n_;
  386. _CLEAR_RESET_audio_rst_gen_rst_usb_PONRST_;
  387. /* for host */
  388. SET_GPIO_usb_over_current(-1);
  389. #if defined(CONFIG_VIC_BEAGLE_V)
  390. /* config strap */
  391. _SET_SYSCON_REG_SCFG_usb0_mode_strap(0x2);
  392. _SET_SYSCON_REG_SCFG_usb7_PLL_EN(0x1);
  393. _SET_SYSCON_REG_SCFG_usb7_U3_EQ_EN(0x1);
  394. _SET_SYSCON_REG_SCFG_usb7_U3_SSRX_SEL(0x1);
  395. _SET_SYSCON_REG_SCFG_usb7_U3_SSTX_SEL(0x1);
  396. _SET_SYSCON_REG_SCFG_usb3_utmi_iddig(0x1);
  397. #else
  398. if(!((read_v >> 22) & 0x1)) {
  399. /* config strap */
  400. _SET_SYSCON_REG_SCFG_usb0_mode_strap(0x2);
  401. _SET_SYSCON_REG_SCFG_usb7_PLL_EN(0x1);
  402. _SET_SYSCON_REG_SCFG_usb7_U3_EQ_EN(0x1);
  403. _SET_SYSCON_REG_SCFG_usb7_U3_SSRX_SEL(0x1);
  404. _SET_SYSCON_REG_SCFG_usb7_U3_SSTX_SEL(0x1);
  405. _SET_SYSCON_REG_SCFG_usb3_utmi_iddig(0x1);
  406. }
  407. #endif
  408. }
  409. INIT_FUNC_DEF(sgdma1p)
  410. {
  411. _ENABLE_CLOCK_clk_sgdma1p_axi_;
  412. _CLEAR_RESET_rstgen_rstn_sgdma1p_axi_;
  413. }
  414. /* disable, when we don't realy use it */
  415. #if 0
  416. INIT_FUNC_DEF(qspi)
  417. {
  418. _ENABLE_CLOCK_clk_qspi_ahb_;
  419. _ENABLE_CLOCK_clk_qspi_apb_;
  420. _ENABLE_CLOCK_clk_qspi_refclk_;
  421. _CLEAR_RESET_rstgen_rstn_qspi_ahb_;
  422. _CLEAR_RESET_rstgen_rstn_qspi_core_;
  423. _CLEAR_RESET_rstgen_rstn_qspi_apb_;
  424. }
  425. #endif
  426. INIT_FUNC_DEF(sgdma2p)
  427. {
  428. _ENABLE_CLOCK_clk_dma2pnoc_axi_;
  429. _ENABLE_CLOCK_clk_sgdma2p_axi_;
  430. _ENABLE_CLOCK_clk_sgdma2p_ahb_;
  431. _CLEAR_RESET_rstgen_rstn_sgdma2p_ahb_;
  432. _CLEAR_RESET_rstgen_rstn_sgdma2p_axi_;
  433. _CLEAR_RESET_rstgen_rstn_dma2pnoc_aix_;
  434. }
  435. INIT_FUNC_DEF(sdio0)
  436. {
  437. #if defined(CONFIG_VIC_BEAGLE_V)
  438. _ENABLE_CLOCK_clk_sdio0_ahb_;
  439. _ENABLE_CLOCK_clk_sdio0_cclkint_;
  440. _CLEAR_RESET_rstgen_rstn_sdio0_ahb_;
  441. SET_GPIO_sdio0_pad_card_detect_n(55);
  442. SET_GPIO_55_doen_HIGH;
  443. SET_GPIO_54_dout_sdio0_pad_cclk_out;
  444. SET_GPIO_54_doen_LOW;
  445. SET_GPIO_53_doen_reverse_(1);
  446. SET_GPIO_53_doen_sdio0_pad_ccmd_oe;
  447. SET_GPIO_53_dout_sdio0_pad_ccmd_out;
  448. SET_GPIO_sdio0_pad_ccmd_in(53);
  449. _SET_SYSCON_REG_register58_SCFG_funcshare_pad_ctrl_26(0x00c000c0);
  450. SET_GPIO_49_doen_reverse_(1);
  451. SET_GPIO_50_doen_reverse_(1);
  452. SET_GPIO_51_doen_reverse_(1);
  453. SET_GPIO_52_doen_reverse_(1);
  454. SET_GPIO_49_doen_sdio0_pad_cdata_oe_bit0;
  455. SET_GPIO_49_dout_sdio0_pad_cdata_out_bit0;
  456. SET_GPIO_sdio0_pad_cdata_in_bit0(49);
  457. _SET_SYSCON_REG_register56_SCFG_funcshare_pad_ctrl_24(0x00c000c0);
  458. SET_GPIO_50_doen_sdio0_pad_cdata_oe_bit1;
  459. SET_GPIO_50_dout_sdio0_pad_cdata_out_bit1;
  460. SET_GPIO_sdio0_pad_cdata_in_bit1(50);
  461. SET_GPIO_51_doen_sdio0_pad_cdata_oe_bit2;
  462. SET_GPIO_51_dout_sdio0_pad_cdata_out_bit2;
  463. SET_GPIO_sdio0_pad_cdata_in_bit2(51);
  464. _SET_SYSCON_REG_register57_SCFG_funcshare_pad_ctrl_25(0x00c000c0);
  465. SET_GPIO_52_doen_sdio0_pad_cdata_oe_bit3;
  466. SET_GPIO_52_dout_sdio0_pad_cdata_out_bit3;
  467. SET_GPIO_sdio0_pad_cdata_in_bit3(52);
  468. _SET_SYSCON_REG_register58_SCFG_funcshare_pad_ctrl_26(0x00c000c0);
  469. #if 0//wifi module
  470. SET_GPIO_sdio0_pad_card_detect_n(55);
  471. SET_GPIO_55_doen_HIGH;
  472. SET_GPIO_33_dout_sdio0_pad_cclk_out;
  473. SET_GPIO_33_doen_LOW;
  474. SET_GPIO_29_doen_reverse_(1);
  475. SET_GPIO_29_doen_sdio0_pad_ccmd_oe;
  476. SET_GPIO_29_dout_sdio0_pad_ccmd_out;
  477. SET_GPIO_sdio0_pad_ccmd_in(29);
  478. SET_GPIO_36_doen_reverse_(1);
  479. SET_GPIO_30_doen_reverse_(1);
  480. SET_GPIO_34_doen_reverse_(1);
  481. SET_GPIO_31_doen_reverse_(1);
  482. SET_GPIO_36_doen_sdio0_pad_cdata_oe_bit0;
  483. SET_GPIO_36_dout_sdio0_pad_cdata_out_bit0;
  484. SET_GPIO_sdio0_pad_cdata_in_bit0(36);
  485. SET_GPIO_30_doen_sdio0_pad_cdata_oe_bit1;
  486. SET_GPIO_30_dout_sdio0_pad_cdata_out_bit1;
  487. SET_GPIO_sdio0_pad_cdata_in_bit1(30);
  488. SET_GPIO_34_doen_sdio0_pad_cdata_oe_bit2;
  489. SET_GPIO_34_dout_sdio0_pad_cdata_out_bit2;
  490. SET_GPIO_sdio0_pad_cdata_in_bit2(34);
  491. SET_GPIO_31_doen_sdio0_pad_cdata_oe_bit3;
  492. SET_GPIO_31_dout_sdio0_pad_cdata_out_bit3;
  493. SET_GPIO_sdio0_pad_cdata_in_bit3(31);
  494. SET_GPIO_37_doen_LOW;
  495. SET_GPIO_37_dout_HIGH;
  496. udelay(5000);
  497. SET_GPIO_37_dout_LOW;
  498. udelay(5000);
  499. SET_GPIO_37_dout_HIGH;
  500. #endif
  501. #else
  502. SET_GPIO_sdio0_pad_card_detect_n(26);
  503. SET_GPIO_26_doen_HIGH;
  504. SET_GPIO_33_dout_sdio0_pad_cclk_out;
  505. SET_GPIO_33_doen_LOW;
  506. SET_GPIO_34_doen_reverse_(1);
  507. SET_GPIO_34_doen_sdio0_pad_ccmd_oe;
  508. SET_GPIO_34_dout_sdio0_pad_ccmd_out;
  509. SET_GPIO_sdio0_pad_ccmd_in(34);
  510. SET_GPIO_32_doen_reverse_(1);
  511. SET_GPIO_31_doen_reverse_(1);
  512. SET_GPIO_30_doen_reverse_(1);
  513. SET_GPIO_36_doen_reverse_(1);
  514. SET_GPIO_32_doen_sdio0_pad_cdata_oe_bit0;
  515. SET_GPIO_32_dout_sdio0_pad_cdata_out_bit0;
  516. SET_GPIO_sdio0_pad_cdata_in_bit0(32);
  517. SET_GPIO_31_doen_sdio0_pad_cdata_oe_bit1;
  518. SET_GPIO_31_dout_sdio0_pad_cdata_out_bit1;
  519. SET_GPIO_sdio0_pad_cdata_in_bit1(31);
  520. SET_GPIO_30_doen_sdio0_pad_cdata_oe_bit2;
  521. SET_GPIO_30_dout_sdio0_pad_cdata_out_bit2;
  522. SET_GPIO_sdio0_pad_cdata_in_bit2(30);
  523. SET_GPIO_36_doen_sdio0_pad_cdata_oe_bit3;
  524. SET_GPIO_36_dout_sdio0_pad_cdata_out_bit3;
  525. SET_GPIO_sdio0_pad_cdata_in_bit3(36);
  526. #endif
  527. }
  528. INIT_FUNC_DEF(sdio1)
  529. {
  530. _ENABLE_CLOCK_clk_sdio1_ahb_;
  531. _ENABLE_CLOCK_clk_sdio1_cclkint_;
  532. _CLEAR_RESET_rstgen_rstn_sdio1_ahb_;
  533. #if defined(CONFIG_VIC_BEAGLE_V)
  534. SET_GPIO_33_dout_sdio1_pad_cclk_out;
  535. SET_GPIO_33_doen_LOW;
  536. SET_GPIO_29_doen_reverse_(1);
  537. SET_GPIO_29_doen_sdio1_pad_ccmd_oe;
  538. SET_GPIO_29_dout_sdio1_pad_ccmd_out;
  539. SET_GPIO_sdio1_pad_ccmd_in(29);
  540. SET_GPIO_36_doen_reverse_(1);
  541. SET_GPIO_30_doen_reverse_(1);
  542. SET_GPIO_34_doen_reverse_(1);
  543. SET_GPIO_31_doen_reverse_(1);
  544. SET_GPIO_36_doen_sdio1_pad_cdata_oe_bit0;
  545. SET_GPIO_36_dout_sdio1_pad_cdata_out_bit0;
  546. SET_GPIO_sdio1_pad_cdata_in_bit0(36);
  547. SET_GPIO_30_doen_sdio1_pad_cdata_oe_bit1;
  548. SET_GPIO_30_dout_sdio1_pad_cdata_out_bit1;
  549. SET_GPIO_sdio1_pad_cdata_in_bit1(30);
  550. SET_GPIO_34_doen_sdio1_pad_cdata_oe_bit2;
  551. SET_GPIO_34_dout_sdio1_pad_cdata_out_bit2;
  552. SET_GPIO_sdio1_pad_cdata_in_bit2(34);
  553. SET_GPIO_31_doen_sdio1_pad_cdata_oe_bit3;
  554. SET_GPIO_31_dout_sdio1_pad_cdata_out_bit3;
  555. SET_GPIO_sdio1_pad_cdata_in_bit3(31);
  556. SET_GPIO_37_doen_LOW;
  557. SET_GPIO_37_dout_HIGH;
  558. udelay(5000);
  559. SET_GPIO_37_dout_LOW;
  560. udelay(5000);
  561. SET_GPIO_37_dout_HIGH;
  562. #endif
  563. }
  564. INIT_FUNC_DEF(spi2ahb)
  565. {
  566. _ENABLE_CLOCK_clk_spi2ahb_ahb_;
  567. _ENABLE_CLOCK_clk_spi2ahb_core_;
  568. _CLEAR_RESET_rstgen_rstn_spi2ahb_ahb_;
  569. _CLEAR_RESET_rstgen_rstn_spi2ahb_core_;
  570. }
  571. INIT_FUNC_DEF(ezmaster)
  572. {
  573. _ENABLE_CLOCK_clk_ezmaster_ahb_;
  574. _CLEAR_RESET_rstgen_rstn_ezmaster_ahb_;
  575. }
  576. INIT_FUNC_DEF(secengine)
  577. {
  578. _ENABLE_CLOCK_clk_sec_ahb_;
  579. _ENABLE_CLOCK_clk_aes_clk_;
  580. _ENABLE_CLOCK_clk_sha_clk_;
  581. _ENABLE_CLOCK_clk_pka_clk_;
  582. _CLEAR_RESET_rstgen_rstn_sec_ahb_;
  583. _CLEAR_RESET_rstgen_rstn_aes_;
  584. _CLEAR_RESET_rstgen_rstn_pka_;
  585. _CLEAR_RESET_rstgen_rstn_sha_;
  586. }
  587. INIT_FUNC_DEF(uart0)
  588. {
  589. _ENABLE_CLOCK_clk_uart0_apb_;
  590. _ENABLE_CLOCK_clk_uart0_core_;
  591. _CLEAR_RESET_rstgen_rstn_uart0_apb_;
  592. _CLEAR_RESET_rstgen_rstn_uart0_core_;
  593. #if defined(CONFIG_VIC_BEAGLE_V)
  594. SET_GPIO_uart0_pad_sin(40);
  595. SET_GPIO_40_doen_HIGH;
  596. SET_GPIO_41_dout_uart0_pad_sout;
  597. SET_GPIO_41_doen_LOW;
  598. SET_GPIO_42_dout_uart0_pad_rtsn;
  599. SET_GPIO_42_doen_LOW;
  600. SET_GPIO_uart0_pad_ctsn(39);
  601. SET_GPIO_39_doen_HIGH;
  602. SET_GPIO_35_doen_LOW;
  603. SET_GPIO_35_dout_HIGH;
  604. #elif defined(CONFIG_VIC_EVB_V1)
  605. SET_GPIO_uart0_pad_sin(5);
  606. SET_GPIO_5_doen_HIGH;
  607. SET_GPIO_6_dout_uart0_pad_sout;
  608. SET_GPIO_6_doen_LOW;
  609. SET_GPIO_8_dout_uart0_pad_rtsn;
  610. SET_GPIO_8_doen_LOW;
  611. SET_GPIO_uart0_pad_ctsn(7);
  612. SET_GPIO_7_doen_HIGH;
  613. #endif
  614. }
  615. #if defined(CONFIG_VIC_EVB_V1)
  616. INIT_FUNC_DEF(uart1)
  617. {
  618. _ENABLE_CLOCK_clk_uart1_apb_;
  619. _ENABLE_CLOCK_clk_uart1_core_;
  620. _CLEAR_RESET_rstgen_rstn_uart1_apb_;
  621. _CLEAR_RESET_rstgen_rstn_uart1_core_;
  622. SET_GPIO_uart1_pad_sin(9);
  623. SET_GPIO_9_doen_HIGH;
  624. SET_GPIO_10_dout_uart1_pad_sout;
  625. SET_GPIO_10_doen_LOW;
  626. }
  627. #endif
  628. INIT_FUNC_DEF(spi0)
  629. {
  630. _ENABLE_CLOCK_clk_spi0_apb_;
  631. _ENABLE_CLOCK_clk_spi0_core_;
  632. _CLEAR_RESET_rstgen_rstn_spi0_apb_;
  633. _CLEAR_RESET_rstgen_rstn_spi0_core_;
  634. }
  635. INIT_FUNC_DEF(spi1)
  636. {
  637. _ENABLE_CLOCK_clk_spi1_apb_;
  638. _ENABLE_CLOCK_clk_spi1_core_;
  639. _CLEAR_RESET_rstgen_rstn_spi1_apb_;
  640. _CLEAR_RESET_rstgen_rstn_spi1_core_;
  641. }
  642. INIT_FUNC_DEF(i2c0)
  643. {
  644. _ENABLE_CLOCK_clk_i2c0_apb_;
  645. _ENABLE_CLOCK_clk_i2c0_core_;
  646. _CLEAR_RESET_rstgen_rstn_i2c0_apb_;
  647. _CLEAR_RESET_rstgen_rstn_i2c0_core_;
  648. #if defined(CONFIG_VIC_BEAGLE_V)
  649. SET_GPIO_62_dout_LOW;
  650. SET_GPIO_61_dout_LOW;
  651. SET_GPIO_62_doen_reverse_(1);
  652. SET_GPIO_61_doen_reverse_(1);
  653. SET_GPIO_62_doen_i2c0_pad_sck_oe;
  654. SET_GPIO_61_doen_i2c0_pad_sda_oe;
  655. SET_GPIO_i2c0_pad_sck_in(62);
  656. SET_GPIO_i2c0_pad_sda_in(61);
  657. #elif defined(CONFIG_VIC_EVB_V1)
  658. SET_GPIO_16_dout_LOW;
  659. SET_GPIO_17_dout_LOW;
  660. SET_GPIO_16_doen_reverse_(1);
  661. SET_GPIO_17_doen_reverse_(1);
  662. SET_GPIO_16_doen_i2c0_pad_sck_oe;
  663. SET_GPIO_17_doen_i2c0_pad_sda_oe;
  664. SET_GPIO_i2c0_pad_sck_in(16);
  665. SET_GPIO_i2c0_pad_sda_in(17);
  666. #endif
  667. }
  668. INIT_FUNC_DEF(i2c1)
  669. {
  670. _ENABLE_CLOCK_clk_i2c1_apb_;
  671. _ENABLE_CLOCK_clk_i2c1_core_;
  672. _CLEAR_RESET_rstgen_rstn_i2c1_apb_;
  673. _CLEAR_RESET_rstgen_rstn_i2c1_core_;
  674. #if defined(CONFIG_VIC_BEAGLE_V)
  675. SET_GPIO_47_dout_LOW;
  676. SET_GPIO_48_dout_LOW;
  677. SET_GPIO_47_doen_reverse_(1);
  678. SET_GPIO_48_doen_reverse_(1);
  679. SET_GPIO_47_doen_i2c1_pad_sck_oe;
  680. SET_GPIO_48_doen_i2c1_pad_sda_oe;
  681. SET_GPIO_i2c1_pad_sck_in(47);
  682. SET_GPIO_i2c1_pad_sda_in(48);
  683. #elif defined(CONFIG_VIC_EVB_V1)
  684. SET_GPIO_18_dout_LOW;
  685. SET_GPIO_19_dout_LOW;
  686. SET_GPIO_18_doen_reverse_(1);
  687. SET_GPIO_19_doen_reverse_(1);
  688. SET_GPIO_18_doen_i2c1_pad_sck_oe;
  689. SET_GPIO_19_doen_i2c1_pad_sda_oe;
  690. SET_GPIO_i2c1_pad_sck_in(18);
  691. SET_GPIO_i2c1_pad_sda_in(19);
  692. #endif
  693. }
  694. INIT_FUNC_DEF(trng)
  695. {
  696. _ENABLE_CLOCK_clk_trng_apb_;
  697. _CLEAR_RESET_rstgen_rstn_trng_apb_;
  698. }
  699. INIT_FUNC_DEF(otp)
  700. {
  701. _ENABLE_CLOCK_clk_otp_apb_;
  702. _ASSERT_RESET_rstgen_rstn_otp_apb_
  703. _CLEAR_RESET_rstgen_rstn_otp_apb_;
  704. }
  705. INIT_FUNC_DEF(vp6_intc)
  706. {
  707. _ENABLE_CLOCK_clk_vp6intc_apb_;
  708. _CLEAR_RESET_rstgen_rstn_vp6intc_apb_;
  709. }
  710. INIT_FUNC_DEF(spi2)
  711. {
  712. _ENABLE_CLOCK_clk_spi2_apb_;
  713. _ENABLE_CLOCK_clk_spi2_core_;
  714. _ASSERT_RESET_rstgen_rstn_spi2_core_;
  715. _ASSERT_RESET_rstgen_rstn_spi2_apb_;
  716. _CLEAR_RESET_rstgen_rstn_spi2_apb_;
  717. _CLEAR_RESET_rstgen_rstn_spi2_core_;
  718. /* Modifying the GPIO interface of SPI2 */
  719. SET_SPI_GPIO(2, 11, 12, 18, 19);
  720. }
  721. INIT_FUNC_DEF(spi3)
  722. {
  723. _ENABLE_CLOCK_clk_spi3_apb_;
  724. _ENABLE_CLOCK_clk_spi3_core_;
  725. _CLEAR_RESET_rstgen_rstn_spi3_apb_;
  726. _CLEAR_RESET_rstgen_rstn_spi3_core_;
  727. }
  728. #if 0
  729. INIT_FUNC_DEF(uart2)
  730. {
  731. _ENABLE_CLOCK_clk_uart2_apb_;
  732. _ENABLE_CLOCK_clk_uart2_core_;
  733. _CLEAR_RESET_rstgen_rstn_uart2_apb_;
  734. _CLEAR_RESET_rstgen_rstn_uart2_core_;
  735. }
  736. /* disable, when we don't realy use it */
  737. INIT_FUNC_DEF(uart3)
  738. {
  739. _ENABLE_CLOCK_clk_uart3_apb_;
  740. _ENABLE_CLOCK_clk_uart3_core_;
  741. _CLEAR_RESET_rstgen_rstn_uart3_apb_;
  742. _CLEAR_RESET_rstgen_rstn_uart3_core_;
  743. }
  744. #endif
  745. INIT_FUNC_DEF(i2c2)
  746. {
  747. _ENABLE_CLOCK_clk_i2c2_apb_;
  748. _ENABLE_CLOCK_clk_i2c2_core_;
  749. _CLEAR_RESET_rstgen_rstn_i2c2_apb_;
  750. _CLEAR_RESET_rstgen_rstn_i2c2_core_;
  751. #if defined(CONFIG_VIC_BEAGLE_V)
  752. SET_GPIO_60_dout_LOW;
  753. SET_GPIO_59_dout_LOW;
  754. SET_GPIO_60_doen_reverse_(1);
  755. SET_GPIO_59_doen_reverse_(1);
  756. SET_GPIO_60_doen_i2c2_pad_sck_oe;
  757. SET_GPIO_59_doen_i2c2_pad_sda_oe;
  758. SET_GPIO_i2c2_pad_sck_in(60);
  759. SET_GPIO_i2c2_pad_sda_in(59);
  760. #endif
  761. }
  762. INIT_FUNC_DEF(i2c3)
  763. {
  764. _ENABLE_CLOCK_clk_i2c3_apb_;
  765. _ENABLE_CLOCK_clk_i2c3_core_;
  766. _CLEAR_RESET_rstgen_rstn_i2c3_apb_;
  767. _CLEAR_RESET_rstgen_rstn_i2c3_core_;
  768. }
  769. /* disable, when we don't realy use it */
  770. #if 0
  771. INIT_FUNC_DEF(wdt)
  772. {
  773. _ENABLE_CLOCK_clk_wdtimer_apb_;
  774. _ENABLE_CLOCK_clk_wdt_coreclk_;
  775. _ASSERT_RESET_rstgen_rstn_wdtimer_apb_;
  776. _ASSERT_RESET_rstgen_rstn_wdt_;
  777. _CLEAR_RESET_rstgen_rstn_wdtimer_apb_;
  778. _CLEAR_RESET_rstgen_rstn_wdt_;
  779. }
  780. #endif
  781. /* added by chenjieqin for ptc on 20200824 */
  782. INIT_FUNC_DEF(ptc)
  783. {
  784. /* reset clock */
  785. ptc_reset_clock();
  786. /* reset cnt */
  787. ptc_reset();
  788. }
  789. INIT_FUNC_DEF(vout_subsys)
  790. {
  791. _ENABLE_CLOCK_clk_vout_src_ ;
  792. _ENABLE_CLOCK_clk_disp_axi_;
  793. _ENABLE_CLOCK_clk_dispnoc_axi_ ;
  794. _CLEAR_RESET_rstgen_rstn_vout_src_ ;
  795. _CLEAR_RESET_rstgen_rstn_disp_axi_ ;
  796. _CLEAR_RESET_rstgen_rstn_dispnoc_axi_ ;
  797. _ENABLE_CLOCK_clk_vout_apb_ ;
  798. _ENABLE_CLOCK_clk_mapconv_apb_ ;
  799. _ENABLE_CLOCK_clk_mapconv_axi_ ;
  800. _ENABLE_CLOCK_clk_disp0_axi_ ;
  801. _ENABLE_CLOCK_clk_disp1_axi_ ;
  802. _ENABLE_CLOCK_clk_lcdc_oclk_ ;
  803. _ENABLE_CLOCK_clk_lcdc_axi_ ;
  804. _ENABLE_CLOCK_clk_vpp0_axi_ ;
  805. _ENABLE_CLOCK_clk_vpp1_axi_ ;
  806. _ENABLE_CLOCK_clk_vpp2_axi_ ;
  807. _ENABLE_CLOCK_clk_pixrawout_apb_ ;
  808. _ENABLE_CLOCK_clk_pixrawout_axi_ ;
  809. _ENABLE_CLOCK_clk_csi2tx_strm0_pixclk_ ;
  810. _ENABLE_CLOCK_clk_csi2tx_strm0_apb_ ;
  811. _ENABLE_CLOCK_clk_dsi_apb_ ;
  812. _ENABLE_CLOCK_clk_dsi_sys_clk_ ;
  813. _ENABLE_CLOCK_clk_ppi_tx_esc_clk_ ;
  814. _CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_apb_ ;
  815. _CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_axi_ ;
  816. _CLEAR_RESET_vout_sys_rstgen_rstn_disp0_axi_ ;
  817. _CLEAR_RESET_vout_sys_rstgen_rstn_disp1_axi_ ;
  818. _CLEAR_RESET_vout_sys_rstgen_rstn_lcdc_oclk_ ;
  819. _CLEAR_RESET_vout_sys_rstgen_rstn_lcdc_axi_ ;
  820. _CLEAR_RESET_vout_sys_rstgen_rstn_vpp0_axi_ ;
  821. _CLEAR_RESET_vout_sys_rstgen_rstn_vpp1_axi_ ;
  822. _CLEAR_RESET_vout_sys_rstgen_rstn_vpp2_axi_ ;
  823. _CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_apb_ ;
  824. _CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_axi_ ;
  825. _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_apb_ ;
  826. _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_pix_ ;
  827. _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_tx_esc_ ;
  828. //_CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_txbyte_hs_ ;
  829. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_apb_ ;
  830. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_sys_ ;
  831. //TODO:confirm these register
  832. //_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_dpi_pix_ ;
  833. //_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_txbyte_hs_ ;
  834. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_tx_esc_ ;
  835. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_rx_esc_ ;
  836. }
  837. INIT_FUNC_DEF(tmp_sensor)
  838. {
  839. _DISABLE_CLOCK_clk_temp_apb_;
  840. _ASSERT_RESET_rstgen_rstn_temp_apb_;
  841. _DISABLE_CLOCK_clk_temp_sense_;
  842. _ASSERT_RESET_rstgen_rstn_temp_sense_;
  843. _ENABLE_CLOCK_clk_temp_apb_;
  844. _CLEAR_RESET_rstgen_rstn_temp_apb_;
  845. _ENABLE_CLOCK_clk_temp_sense_;
  846. _CLEAR_RESET_rstgen_rstn_temp_sense_;
  847. }
  848. INIT_FUNC_DEF(lcdc)
  849. {
  850. }
  851. INIT_FUNC_DEF(pixrawout)
  852. {
  853. }
  854. INIT_FUNC_DEF(vpp0)
  855. {
  856. }
  857. INIT_FUNC_DEF(vpp1)
  858. {
  859. }
  860. INIT_FUNC_DEF(vpp2)
  861. {
  862. }
  863. INIT_FUNC_DEF(map_conv)
  864. {
  865. }
  866. INIT_FUNC_DEF(csi2tx)
  867. {
  868. }
  869. INIT_FUNC_DEF(dsitx)
  870. {
  871. }
  872. /*init system GPIO*/
  873. int board_hw_init(void)
  874. {
  875. #if defined(CONFIG_VIC_BEAGLE_V)
  876. sys_funcshare_io_input_en();
  877. #endif
  878. INIT_FUNC_CALL(wave511);
  879. INIT_FUNC_CALL(gc300);
  880. INIT_FUNC_CALL(codaj21);
  881. INIT_FUNC_CALL(nvdla);
  882. INIT_FUNC_CALL(wave521);
  883. INIT_FUNC_CALL(gmac);
  884. INIT_FUNC_CALL(nne50);
  885. INIT_FUNC_CALL(vp6);
  886. INIT_FUNC_CALL(noc);
  887. // INIT_FUNC_CALL(syscon);
  888. INIT_FUNC_CALL(gpio);
  889. INIT_FUNC_CALL(audio_subsys);
  890. INIT_FUNC_CALL(i2srx_3ch);
  891. INIT_FUNC_CALL(pdm);
  892. INIT_FUNC_CALL(i2svad);
  893. INIT_FUNC_CALL(spdif);
  894. INIT_FUNC_CALL(pwmdac);
  895. INIT_FUNC_CALL(i2sdac0);
  896. INIT_FUNC_CALL(i2sdac1);
  897. INIT_FUNC_CALL(i2sdac16k);
  898. INIT_FUNC_CALL(usb);
  899. INIT_FUNC_CALL(sgdma1p);
  900. // INIT_FUNC_CALL(qspi);
  901. INIT_FUNC_CALL(sgdma2p);
  902. INIT_FUNC_CALL(sdio0);
  903. INIT_FUNC_CALL(sdio1);
  904. INIT_FUNC_CALL(spi2ahb);
  905. INIT_FUNC_CALL(ezmaster);
  906. INIT_FUNC_CALL(secengine);
  907. INIT_FUNC_CALL(uart0);
  908. #if defined(CONFIG_VIC_EVB_V1)
  909. INIT_FUNC_CALL(uart1);
  910. #endif
  911. INIT_FUNC_CALL(spi0);
  912. INIT_FUNC_CALL(spi1);
  913. INIT_FUNC_CALL(i2c0);
  914. INIT_FUNC_CALL(i2c1);
  915. INIT_FUNC_CALL(trng);
  916. INIT_FUNC_CALL(otp);
  917. INIT_FUNC_CALL(vp6_intc); /*include intc0 and intc1*/
  918. INIT_FUNC_CALL(spi2);
  919. INIT_FUNC_CALL(spi3);
  920. // INIT_FUNC_CALL(uart2);
  921. // INIT_FUNC_CALL(uart3);
  922. INIT_FUNC_CALL(i2c2);
  923. INIT_FUNC_CALL(i2c3);
  924. // INIT_FUNC_CALL(wdt);
  925. INIT_FUNC_CALL(ptc);
  926. /** Video Output Subsystem **/
  927. INIT_FUNC_CALL(vout_subsys);
  928. INIT_FUNC_CALL(lcdc);
  929. INIT_FUNC_CALL(pixrawout);
  930. INIT_FUNC_CALL(vpp0);
  931. INIT_FUNC_CALL(vpp1);
  932. INIT_FUNC_CALL(vpp2);
  933. INIT_FUNC_CALL(map_conv);
  934. INIT_FUNC_CALL(csi2tx);
  935. INIT_FUNC_CALL(dsitx);
  936. INIT_FUNC_CALL(tmp_sensor);
  937. return 0;
  938. }
  939. /*
  940. * Miscellaneous platform dependent initializations
  941. */
  942. int board_init(void)
  943. {
  944. gd->bd->bi_boot_params = PHYS_SDRAM_0;
  945. return 0;
  946. }
  947. void reset_phy(void)
  948. {
  949. // volatile uint32_t loop;
  950. /*
  951. * Init includes toggling the reset line which is connected to GPIO 0 pin 12.
  952. * This is the only pin I can see on the 16 GPIO which is currently set as an.
  953. * output. We will hard code the setup here to avoid having to have a GPIO
  954. * driver as well...
  955. *
  956. * The Aloe board is strapped for unmanaged mode and needs two pulses of the
  957. * reset line to configure the device properly.
  958. *
  959. * The RX_CLK, TX_CLK and RXD7 pins are strapped high and the remainder low.
  960. * This selects GMII mode with auto 10/100/1000 and 125MHz clkout.
  961. */
  962. g_aloe_gpio->OUTPUT_EN |= 0x00001000ul; /* Configure pin 12 as an output */
  963. g_aloe_gpio->OUTPUT_VAL &= 0x0000EFFFul; /* Clear pin 12 to reset PHY */
  964. udelay(1000);
  965. g_aloe_gpio->OUTPUT_VAL |= 0x00001000ul; /* Take PHY^ out of reset */
  966. udelay(1000);
  967. g_aloe_gpio->OUTPUT_VAL &= 0x0000EFFFul; /* Second reset pulse */
  968. udelay(1000);
  969. g_aloe_gpio->OUTPUT_VAL |= 0x00001000ul; /* Out of reset once more */
  970. /* Need at least 15mS delay before accessing PHY after reset... */
  971. udelay(15000);
  972. }
  973. /* This define is a value used for error/unknown serial. If we really care about distinguishing errors and 0 is valid, we'll need a different one. */
  974. #define ERROR_READING_SERIAL_NUMBER 0
  975. #ifdef CONFIG_MISC_INIT_R
  976. static u32 vic_read_serialnum(void);
  977. static void vic_setup_macaddr(u32 serialnum);
  978. int misc_init_r(void)
  979. {
  980. if (!env_get("serial#")) {
  981. u32 serialnum = vic_read_serialnum();
  982. vic_setup_macaddr(serialnum);
  983. }
  984. return 0;
  985. }
  986. #endif
  987. #ifdef CONFIG_CMD_NET
  988. int board_eth_init(struct bd_info *bis)
  989. {
  990. int ret = 0;
  991. #if defined(CONFIG_ETH_DESIGNWARE)
  992. u32 interface = PHY_INTERFACE_MODE_RGMII_TXID;
  993. if (designware_initialize(SIFIVE_BASE_ETHERNET, interface) >= 0)
  994. ret++;
  995. #endif
  996. return ret;
  997. }
  998. #endif
  999. ulong board_flash_get_legacy(ulong base, int banknum, flash_info_t *info)
  1000. {
  1001. return 0;
  1002. }
  1003. /*void *board_fdt_blob_setup(void)
  1004. {
  1005. void **ptr = (void *)CONFIG_SYS_SDRAM_BASE;
  1006. if (fdt_magic(*ptr) == FDT_MAGIC)
  1007. return (void *)*ptr;
  1008. return (void *)CONFIG_SYS_FDT_BASE;
  1009. }*/
  1010. #if CONFIG_IS_ENABLED(STARFIVE_OTP)
  1011. static u32 otp_read_mac(struct udevice *dev, unsigned char *buf)
  1012. {
  1013. u32 serial[2] = {0};
  1014. int ret = misc_read(dev, STARFIVE_OTP_MAC_OFFSET,
  1015. serial, sizeof(serial));
  1016. if (ret != sizeof(serial)) {
  1017. printf("%s: error reading mac from OTP\n", __func__);
  1018. return ERROR_READING_SERIAL_NUMBER;
  1019. }
  1020. buf[3] = (serial[0] >> 24) & 0xff;
  1021. buf[2] = (serial[0] >> 16) & 0xff;
  1022. buf[1] = (serial[0] >> 8) & 0xff;
  1023. buf[0] = serial[0] & 0xff;
  1024. buf[5] = (serial[1] >> 8) & 0xff;
  1025. buf[4] = serial[1] & 0xff;
  1026. return ret;
  1027. }
  1028. static u32 otp_read_serialnum(struct udevice *dev)
  1029. {
  1030. u32 serial[2] = {0};
  1031. int ret = misc_read(dev, STARFIVE_OTP_MAC_OFFSET-8,
  1032. serial, sizeof(serial));
  1033. if (ret != sizeof(serial)) {
  1034. printf("%s: error reading serial from OTP\n", __func__);
  1035. return ERROR_READING_SERIAL_NUMBER;
  1036. }
  1037. if (serial[0] == ~serial[1])
  1038. return serial[0];
  1039. return ERROR_READING_SERIAL_NUMBER;
  1040. }
  1041. #endif
  1042. static u32 vic_read_serialnum(void)
  1043. {
  1044. u32 serial = ERROR_READING_SERIAL_NUMBER;
  1045. #if CONFIG_IS_ENABLED(STARFIVE_OTP)
  1046. struct udevice *dev;
  1047. char buf[9] = {0};
  1048. if (uclass_get_device_by_driver(UCLASS_MISC,
  1049. DM_DRIVER_GET(starfive_otp), &dev)) {
  1050. debug("%s: could not find otp device\n", __func__);
  1051. return ERROR_READING_SERIAL_NUMBER;
  1052. }
  1053. // read serial from OTP and set env var
  1054. serial = otp_read_serialnum(dev);
  1055. snprintf(buf, sizeof(buf), "%08x", serial);
  1056. env_set("serial#", buf);
  1057. #endif
  1058. return serial;
  1059. }
  1060. static void vic_setup_macaddr(u32 serialnum)
  1061. {
  1062. #if CONFIG_IS_ENABLED(STARFIVE_OTP)
  1063. struct udevice *dev;
  1064. unsigned char mac[6]={0};
  1065. // init OTP
  1066. if (uclass_get_device_by_driver(UCLASS_MISC,
  1067. DM_DRIVER_GET(starfive_otp), &dev)) {
  1068. debug("%s: could not find otp device\n", __func__);
  1069. return;
  1070. }
  1071. otp_read_mac(dev, mac);
  1072. #else
  1073. unsigned char mac[6] = {0x66, 0x34, 0xb0, 0x6c, 0xde, 0xad};
  1074. mac[5] |= (serialnum >> 0) & 0xff;
  1075. mac[4] |= (serialnum >> 8) & 0xff;
  1076. mac[3] |= (serialnum >> 16) & 0xff;
  1077. #endif
  1078. eth_env_set_enetaddr("ethaddr", mac);
  1079. }
  1080. void reset_misc(void)
  1081. {
  1082. // reset beagelV by GPIO63
  1083. printf("Resetting BeagelV......\n");
  1084. SET_GPIO_63_doen_LOW;
  1085. SET_GPIO_63_dout_HIGH;
  1086. }