pcie_layerscape_ep.c 8.9 KB

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  1. // SPDX-License-Identifier: GPL-2.0+
  2. /*
  3. * Copyright 2020 NXP
  4. * Layerscape PCIe EP driver
  5. */
  6. #include <common.h>
  7. #include <asm/arch/fsl_serdes.h>
  8. #include <dm.h>
  9. #include <dm/devres.h>
  10. #include <errno.h>
  11. #include <pci_ep.h>
  12. #include <asm/io.h>
  13. #include <linux/sizes.h>
  14. #include <linux/log2.h>
  15. #include "pcie_layerscape.h"
  16. DECLARE_GLOBAL_DATA_PTR;
  17. static void ls_pcie_ep_enable_cfg(struct ls_pcie_ep *pcie_ep)
  18. {
  19. struct ls_pcie *pcie = pcie_ep->pcie;
  20. u32 config;
  21. config = ctrl_readl(pcie, PCIE_PF_CONFIG);
  22. config |= PCIE_CONFIG_READY;
  23. ctrl_writel(pcie, config, PCIE_PF_CONFIG);
  24. }
  25. static int ls_ep_set_bar(struct udevice *dev, uint fn, struct pci_bar *ep_bar)
  26. {
  27. struct ls_pcie_ep *pcie_ep = dev_get_priv(dev);
  28. struct ls_pcie *pcie = pcie_ep->pcie;
  29. dma_addr_t bar_phys = ep_bar->phys_addr;
  30. enum pci_barno bar = ep_bar->barno;
  31. u32 reg = PCI_BASE_ADDRESS_0 + (4 * bar);
  32. int flags = ep_bar->flags;
  33. int type, idx;
  34. u64 size;
  35. idx = bar;
  36. /* BAR size is 2^(aperture + 11) */
  37. size = max_t(size_t, ep_bar->size, FSL_PCIE_EP_MIN_APERTURE);
  38. if (!(flags & PCI_BASE_ADDRESS_SPACE))
  39. type = PCIE_ATU_TYPE_MEM;
  40. else
  41. type = PCIE_ATU_TYPE_IO;
  42. ls_pcie_atu_inbound_set(pcie, fn, 0, type, idx, bar, bar_phys);
  43. dbi_writel(pcie, lower_32_bits(size - 1), reg + PCIE_NO_SRIOV_BAR_BASE);
  44. dbi_writel(pcie, flags, reg);
  45. if (flags & PCI_BASE_ADDRESS_MEM_TYPE_64) {
  46. dbi_writel(pcie, upper_32_bits(size - 1),
  47. reg + 4 + PCIE_NO_SRIOV_BAR_BASE);
  48. dbi_writel(pcie, 0, reg + 4);
  49. }
  50. return 0;
  51. }
  52. static struct pci_ep_ops ls_pcie_ep_ops = {
  53. .set_bar = ls_ep_set_bar,
  54. };
  55. static void ls_pcie_ep_setup_atu(struct ls_pcie_ep *pcie_ep, u32 pf)
  56. {
  57. struct ls_pcie *pcie = pcie_ep->pcie;
  58. u32 vf_flag = 0;
  59. u64 phys = 0;
  60. phys = CONFIG_SYS_PCI_EP_MEMORY_BASE + pf * SZ_64M;
  61. phys = ALIGN(phys, PCIE_BAR0_SIZE);
  62. /* ATU 0 : INBOUND : map BAR0 */
  63. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  64. 0 + pf * BAR_NUM, 0, phys);
  65. /* ATU 1 : INBOUND : map BAR1 */
  66. phys = ALIGN(phys + PCIE_BAR0_SIZE, PCIE_BAR1_SIZE);
  67. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  68. 1 + pf * BAR_NUM, 1, phys);
  69. /* ATU 2 : INBOUND : map BAR2 */
  70. phys = ALIGN(phys + PCIE_BAR1_SIZE, PCIE_BAR2_SIZE);
  71. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  72. 2 + pf * BAR_NUM, 2, phys);
  73. /* ATU 3 : INBOUND : map BAR2 */
  74. phys = ALIGN(phys + PCIE_BAR2_SIZE, PCIE_BAR4_SIZE);
  75. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  76. 3 + pf * BAR_NUM, 4, phys);
  77. if (pcie_ep->sriov_flag) {
  78. vf_flag = 1;
  79. /* ATU 4 : INBOUND : map BAR0 */
  80. phys = ALIGN(phys + PCIE_BAR4_SIZE, PCIE_BAR0_SIZE);
  81. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  82. 4 + pf * BAR_NUM, 0, phys);
  83. /* ATU 5 : INBOUND : map BAR1 */
  84. phys = ALIGN(phys + PCIE_BAR0_SIZE * PCIE_VF_NUM,
  85. PCIE_BAR1_SIZE);
  86. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  87. 5 + pf * BAR_NUM, 1, phys);
  88. /* ATU 6 : INBOUND : map BAR2 */
  89. phys = ALIGN(phys + PCIE_BAR1_SIZE * PCIE_VF_NUM,
  90. PCIE_BAR2_SIZE);
  91. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  92. 6 + pf * BAR_NUM, 2, phys);
  93. /* ATU 7 : INBOUND : map BAR4 */
  94. phys = ALIGN(phys + PCIE_BAR2_SIZE * PCIE_VF_NUM,
  95. PCIE_BAR4_SIZE);
  96. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  97. 7 + pf * BAR_NUM, 4, phys);
  98. }
  99. /* ATU: OUTBOUND : map MEM */
  100. ls_pcie_atu_outbound_set(pcie, pf, PCIE_ATU_TYPE_MEM,
  101. (u64)pcie_ep->addr_res.start +
  102. pf * CONFIG_SYS_PCI_MEMORY_SIZE,
  103. 0, CONFIG_SYS_PCI_MEMORY_SIZE);
  104. }
  105. /* BAR0 and BAR1 are 32bit BAR2 and BAR4 are 64bit */
  106. static void ls_pcie_ep_setup_bar(void *bar_base, int bar, u32 size)
  107. {
  108. u32 mask;
  109. /* The least inbound window is 4KiB */
  110. if (size < SZ_4K)
  111. mask = 0;
  112. else
  113. mask = size - 1;
  114. switch (bar) {
  115. case 0:
  116. writel(mask, bar_base + PCI_BASE_ADDRESS_0);
  117. break;
  118. case 1:
  119. writel(mask, bar_base + PCI_BASE_ADDRESS_1);
  120. break;
  121. case 2:
  122. writel(mask, bar_base + PCI_BASE_ADDRESS_2);
  123. writel(0, bar_base + PCI_BASE_ADDRESS_3);
  124. break;
  125. case 4:
  126. writel(mask, bar_base + PCI_BASE_ADDRESS_4);
  127. writel(0, bar_base + PCI_BASE_ADDRESS_5);
  128. break;
  129. default:
  130. break;
  131. }
  132. }
  133. static void ls_pcie_ep_setup_bars(void *bar_base)
  134. {
  135. /* BAR0 - 32bit - MEM */
  136. ls_pcie_ep_setup_bar(bar_base, 0, PCIE_BAR0_SIZE);
  137. /* BAR1 - 32bit - MEM*/
  138. ls_pcie_ep_setup_bar(bar_base, 1, PCIE_BAR1_SIZE);
  139. /* BAR2 - 64bit - MEM */
  140. ls_pcie_ep_setup_bar(bar_base, 2, PCIE_BAR2_SIZE);
  141. /* BAR4 - 64bit - MEM */
  142. ls_pcie_ep_setup_bar(bar_base, 4, PCIE_BAR4_SIZE);
  143. }
  144. static void ls_pcie_ep_setup_vf_bars(void *bar_base)
  145. {
  146. /* VF BAR0 MASK register at offset 0x19c*/
  147. bar_base += PCIE_SRIOV_VFBAR0 - PCI_BASE_ADDRESS_0;
  148. /* VF-BAR0 - 32bit - MEM */
  149. ls_pcie_ep_setup_bar(bar_base, 0, PCIE_BAR0_SIZE);
  150. /* VF-BAR1 - 32bit - MEM*/
  151. ls_pcie_ep_setup_bar(bar_base, 1, PCIE_BAR1_SIZE);
  152. /* VF-BAR2 - 64bit - MEM */
  153. ls_pcie_ep_setup_bar(bar_base, 2, PCIE_BAR2_SIZE);
  154. /* VF-BAR4 - 64bit - MEM */
  155. ls_pcie_ep_setup_bar(bar_base, 4, PCIE_BAR4_SIZE);
  156. }
  157. static void ls_pcie_setup_ep(struct ls_pcie_ep *pcie_ep)
  158. {
  159. u32 sriov;
  160. u32 pf, vf;
  161. void *bar_base = NULL;
  162. struct ls_pcie *pcie = pcie_ep->pcie;
  163. sriov = readl(pcie->dbi + PCIE_SRIOV);
  164. if (PCI_EXT_CAP_ID(sriov) == PCI_EXT_CAP_ID_SRIOV) {
  165. pcie_ep->sriov_flag = 1;
  166. for (pf = 0; pf < PCIE_PF_NUM; pf++) {
  167. /*
  168. * The VF_BARn_REG register's Prefetchable and Type bit
  169. * fields are overwritten by a write to VF's BAR Mask
  170. * register. Before writing to the VF_BARn_MASK_REG
  171. * register, write 0b to the PCIE_MISC_CONTROL_1_OFF
  172. * register.
  173. */
  174. writel(0, pcie->dbi + PCIE_MISC_CONTROL_1_OFF);
  175. bar_base = pcie->dbi +
  176. PCIE_MASK_OFFSET(pcie_ep->cfg2_flag, pf,
  177. pcie_ep->pf1_offset);
  178. if (pcie_ep->cfg2_flag) {
  179. ctrl_writel(pcie,
  180. PCIE_LCTRL0_VAL(pf, 0),
  181. PCIE_PF_VF_CTRL);
  182. ls_pcie_ep_setup_bars(bar_base);
  183. for (vf = 1; vf <= PCIE_VF_NUM; vf++) {
  184. ctrl_writel(pcie,
  185. PCIE_LCTRL0_VAL(pf, vf),
  186. PCIE_PF_VF_CTRL);
  187. ls_pcie_ep_setup_vf_bars(bar_base);
  188. }
  189. } else {
  190. ls_pcie_ep_setup_bars(bar_base);
  191. ls_pcie_ep_setup_vf_bars(bar_base);
  192. }
  193. ls_pcie_ep_setup_atu(pcie_ep, pf);
  194. }
  195. if (pcie_ep->cfg2_flag) /* Disable CFG2 */
  196. ctrl_writel(pcie, 0, PCIE_PF_VF_CTRL);
  197. } else {
  198. ls_pcie_ep_setup_bars(pcie->dbi + PCIE_NO_SRIOV_BAR_BASE);
  199. ls_pcie_ep_setup_atu(pcie_ep, 0);
  200. }
  201. ls_pcie_dump_atu(pcie, PCIE_ATU_REGION_NUM_SRIOV,
  202. PCIE_ATU_REGION_INBOUND);
  203. ls_pcie_ep_enable_cfg(pcie_ep);
  204. }
  205. static int ls_pcie_ep_probe(struct udevice *dev)
  206. {
  207. struct ls_pcie_ep *pcie_ep = dev_get_priv(dev);
  208. struct ls_pcie *pcie;
  209. u16 link_sta;
  210. int ret;
  211. u32 svr;
  212. pcie = devm_kmalloc(dev, sizeof(*pcie), GFP_KERNEL);
  213. if (!pcie)
  214. return -ENOMEM;
  215. pcie_ep->pcie = pcie;
  216. pcie->dbi = (void __iomem *)devfdt_get_addr_index(dev, 0);
  217. if (!pcie->dbi)
  218. return -ENOMEM;
  219. pcie->ctrl = (void __iomem *)devfdt_get_addr_index(dev, 1);
  220. if (!pcie->ctrl)
  221. return -ENOMEM;
  222. ret = fdt_get_named_resource(gd->fdt_blob, dev_of_offset(dev),
  223. "reg", "reg-names",
  224. "addr_space", &pcie_ep->addr_res);
  225. if (ret) {
  226. printf("%s: resource \"addr_space\" not found\n", dev->name);
  227. return ret;
  228. }
  229. pcie->idx = ((unsigned long)pcie->dbi - PCIE_SYS_BASE_ADDR) /
  230. PCIE_CCSR_SIZE;
  231. pcie->big_endian = fdtdec_get_bool(gd->fdt_blob, dev_of_offset(dev),
  232. "big-endian");
  233. svr = SVR_SOC_VER(get_svr());
  234. if (svr == SVR_LX2160A || svr == SVR_LX2162A ||
  235. svr == SVR_LX2120A || svr == SVR_LX2080A ||
  236. svr == SVR_LX2122A || svr == SVR_LX2082A)
  237. pcie_ep->pf1_offset = LX2160_PCIE_PF1_OFFSET;
  238. else
  239. pcie_ep->pf1_offset = LS_PCIE_PF1_OFFSET;
  240. if (svr == SVR_LS2080A || svr == SVR_LS2085A)
  241. pcie_ep->cfg2_flag = 1;
  242. else
  243. pcie_ep->cfg2_flag = 0;
  244. pcie->mode = readb(pcie->dbi + PCI_HEADER_TYPE) & 0x7f;
  245. if (pcie->mode != PCI_HEADER_TYPE_NORMAL)
  246. return 0;
  247. pcie_ep->max_functions = fdtdec_get_int(gd->fdt_blob,
  248. dev_of_offset(dev),
  249. "max-functions", 1);
  250. pcie_ep->num_ib_wins = fdtdec_get_int(gd->fdt_blob, dev_of_offset(dev),
  251. "num-ib-windows", 8);
  252. pcie_ep->num_ob_wins = fdtdec_get_int(gd->fdt_blob, dev_of_offset(dev),
  253. "num-ob-windows", 8);
  254. printf("PCIe%u: %s %s", PCIE_SRDS_PRTCL(pcie->idx), dev->name,
  255. "Endpoint");
  256. ls_pcie_setup_ep(pcie_ep);
  257. if (!ls_pcie_link_up(pcie)) {
  258. /* Let the user know there's no PCIe link */
  259. printf(": no link\n");
  260. return 0;
  261. }
  262. /* Print the negotiated PCIe link width */
  263. link_sta = readw(pcie->dbi + PCIE_LINK_STA);
  264. printf(": x%d gen%d\n", (link_sta & PCIE_LINK_WIDTH_MASK) >> 4,
  265. link_sta & PCIE_LINK_SPEED_MASK);
  266. return 0;
  267. }
  268. static int ls_pcie_ep_remove(struct udevice *dev)
  269. {
  270. return 0;
  271. }
  272. const struct udevice_id ls_pcie_ep_ids[] = {
  273. { .compatible = "fsl,ls-pcie-ep" },
  274. { }
  275. };
  276. U_BOOT_DRIVER(pci_layerscape_ep) = {
  277. .name = "pci_layerscape_ep",
  278. .id = UCLASS_PCI_EP,
  279. .of_match = ls_pcie_ep_ids,
  280. .ops = &ls_pcie_ep_ops,
  281. .probe = ls_pcie_ep_probe,
  282. .remove = ls_pcie_ep_remove,
  283. .priv_auto_alloc_size = sizeof(struct ls_pcie_ep),
  284. };