vic7100.c 33 KB

123456789101112131415161718192021222324252627282930313233343536373839404142434445464748495051525354555657585960616263646566676869707172737475767778798081828384858687888990919293949596979899100101102103104105106107108109110111112113114115116117118119120121122123124125126127128129130131132133134135136137138139140141142143144145146147148149150151152153154155156157158159160161162163164165166167168169170171172173174175176177178179180181182183184185186187188189190191192193194195196197198199200201202203204205206207208209210211212213214215216217218219220221222223224225226227228229230231232233234235236237238239240241242243244245246247248249250251252253254255256257258259260261262263264265266267268269270271272273274275276277278279280281282283284285286287288289290291292293294295296297298299300301302303304305306307308309310311312313314315316317318319320321322323324325326327328329330331332333334335336337338339340341342343344345346347348349350351352353354355356357358359360361362363364365366367368369370371372373374375376377378379380381382383384385386387388389390391392393394395396397398399400401402403404405406407408409410411412413414415416417418419420421422423424425426427428429430431432433434435436437438439440441442443444445446447448449450451452453454455456457458459460461462463464465466467468469470471472473474475476477478479480481482483484485486487488489490491492493494495496497498499500501502503504505506507508509510511512513514515516517518519520521522523524525526527528529530531532533534535536537538539540541542543544545546547548549550551552553554555556557558559560561562563564565566567568569570571572573574575576577578579580581582583584585586587588589590591592593594595596597598599600601602603604605606607608609610611612613614615616617618619620621622623624625626627628629630631632633634635636637638639640641642643644645646647648649650651652653654655656657658659660661662663664665666667668669670671672673674675676677678679680681682683684685686687688689690691692693694695696697698699700701702703704705706707708709710711712713714715716717718719720721722723724725726727728729730731732733734735736737738739740741742743744745746747748749750751752753754755756757758759760761762763764765766767768769770771772773774775776777778779780781782783784785786787788789790791792793794795796797798799800801802803804805806807808809810811812813814815816817818819820821822823824825826827828829830831832833834835836837838839840841842843844845846847848849850851852853854855856857858859860861862863864865866867868869870871872873874875876877878879880881882883884885886887888889890891892893894895896897898899900901902903904905906907908909910911912913914915916917918919920921922923924925926927928929930931932933934935936937938939940941942943944945946947948949950951952953954955956957958959960961962963964965966967968969970971972973974975976977978979980981982983984985986987988989990991992993994995996997998999100010011002100310041005100610071008100910101011101210131014101510161017101810191020102110221023102410251026102710281029103010311032103310341035103610371038103910401041104210431044104510461047104810491050105110521053105410551056105710581059106010611062106310641065106610671068106910701071107210731074107510761077107810791080108110821083108410851086108710881089109010911092109310941095109610971098109911001101110211031104110511061107110811091110111111121113111411151116111711181119112011211122112311241125112611271128112911301131113211331134113511361137113811391140114111421143114411451146114711481149115011511152115311541155115611571158115911601161116211631164116511661167116811691170117111721173117411751176117711781179118011811182118311841185118611871188118911901191119211931194119511961197119811991200120112021203120412051206120712081209121012111212121312141215121612171218121912201221122212231224122512261227122812291230123112321233123412351236123712381239124012411242124312441245124612471248124912501251125212531254125512561257125812591260126112621263126412651266126712681269127012711272127312741275127612771278127912801281128212831284128512861287128812891290129112921293129412951296129712981299130013011302130313041305130613071308130913101311131213131314131513161317131813191320132113221323132413251326132713281329133013311332133313341335133613371338133913401341134213431344134513461347134813491350135113521353
  1. // SPDX-License-Identifier: GPL-2.0+
  2. /*
  3. * Copyright (C) 2018 Microsemi Corporation.
  4. * Padmarao Begari, Microsemi Corporation <padmarao.begari@microsemi.com>
  5. * Copyright (C) 2018 Joey Hewitt <joey@joeyhewitt.com>
  6. */
  7. #include <asm/mach-types.h>
  8. #include <common.h>
  9. #include <linux/io.h>
  10. #include <dm/uclass.h>
  11. #include <dm/device.h>
  12. #include <misc.h>
  13. #include <inttypes.h>
  14. #include <netdev.h>
  15. #include <phy_interface.h>
  16. #include <flash.h>
  17. #include <asm/arch/global_reg.h>
  18. #include <asm/arch/ezGPIO_fullMux_ctrl_macro.h>
  19. #include <asm/arch/clkgen_ctrl_macro.h>
  20. #include <asm/arch/syscon_sysmain_ctrl_macro.h>
  21. #include <asm/arch/rstgen_ctrl_macro.h>
  22. #include <asm/arch/audio_rst_gen_ctrl_macro.h>
  23. #include <asm/arch/audio_clk_gen_ctrl_macro.h>
  24. #include <asm/arch/audio_sys_ctrl_macro.h>
  25. #include <asm/arch/vic_iopad.h>
  26. #include <asm/arch/vic_module_reset_clkgen.h>
  27. #include <asm/arch/vout_sys_clkgen_ctrl_macro.h>
  28. #include <asm/arch/vout_sys_rstgen_ctrl_macro.h>
  29. #include <asm/arch/vout_sys_syscon_macro.h>
  30. #include <asm/arch/vad.h>
  31. #include <asm/arch/syscon_remap_vp6_noc_macro.h>
  32. #include <asm/arch/syscon_iopad_ctrl_macro.h>
  33. #include <asm/arch/vic_audio_mode.h>
  34. #define STARFIVE_AUDIO_AC108 0
  35. #define STARFIVE_AUDIO_WM8960 0
  36. #define STARFIVE_AUDIO_VAD 0
  37. #define STARFIVE_AUDIO_PWMDAC 0
  38. #define STARFIVE_AUDIO_SPDIF 1
  39. #define STARFIVE_AUDIO_PDM 0
  40. DECLARE_GLOBAL_DATA_PTR;
  41. /* added by chenjieqin for ptc on 20200824 */
  42. /* pwm channel for pwm mode */
  43. enum ptc_pwm_num {
  44. PTC_PWM_NONE = -1,
  45. PTC_PWM_0 = 0,
  46. PTC_PWM_1,
  47. PTC_PWM_2,
  48. PTC_PWM_3,
  49. PTC_PWM_NUM,
  50. };
  51. /* end */
  52. struct sifive_gpio_regs
  53. {
  54. volatile uint32_t INPUT_VAL; /* 0x0000 */
  55. volatile uint32_t INPUT_EN; /* 0x0004 */
  56. volatile uint32_t OUTPUT_VAL; /* 0x0008 */
  57. volatile uint32_t OUTPUT_EN; /* 0x000C */
  58. volatile uint32_t PUE; /* 0x0010 */
  59. volatile uint32_t DS; /* 0x0014 */
  60. volatile uint32_t RISE_IE; /* 0x0018 */
  61. volatile uint32_t RISE_IP; /* 0x001C */
  62. volatile uint32_t FALL_IE; /* 0x0020 */
  63. volatile uint32_t FALL_IP; /* 0x0024 */
  64. volatile uint32_t HIGH_IE; /* 0x0028 */
  65. volatile uint32_t HIGH_IP; /* 0x002C */
  66. volatile uint32_t LOW_IE; /* 0x0030 */
  67. volatile uint32_t LOW_IP; /* 0x0034 */
  68. volatile uint32_t reserved0; /* 0x0038 */
  69. volatile uint32_t reserved1; /* 0x003C */
  70. volatile uint32_t OUT_XOR; /* 0x0040 */
  71. };
  72. #define SET_SPI_GPIO_TEST
  73. #ifdef SET_SPI_GPIO_TEST
  74. #define SET_SPI_GPIO(id,sdo,sdi,sclk,cs) { \
  75. SET_GPIO_##sdo##_dout_spi##id##_pad_txd; \
  76. SET_GPIO_##sdo##_doen_LOW; \
  77. SET_GPIO_spi##id##_pad_rxd(sdi); \
  78. SET_GPIO_##sdi##_doen_HIGH; \
  79. SET_GPIO_##sclk##_dout_spi##id##_pad_sck_out; \
  80. SET_GPIO_##sclk##_doen_LOW; \
  81. SET_GPIO_##cs##_dout_spi##id##_pad_ss_0_n; \
  82. SET_GPIO_##cs##_doen_LOW; \
  83. }
  84. #endif
  85. #define INIT_FUNC_DEF(name) \
  86. static void _##name##_init(void)
  87. #define INIT_FUNC_CALL(name) \
  88. _##name##_init()
  89. struct sifive_gpio_regs *g_aloe_gpio = (struct sifive_gpio_regs *) SIFIVE_BASE_GPIO;
  90. void _delay(unsigned int cycles)
  91. {
  92. unsigned int i;
  93. for(i = 0; i < cycles; i++);
  94. }
  95. static uint32_t gpio_ctrl_base = 0;
  96. static uint32_t get_gpio_ctrl_base(void)
  97. {
  98. if (!gpio_ctrl_base) {
  99. int function;
  100. _GET_SYSCON_REG_register104_SCFG_io_padshare_sel(function);
  101. uint32_t FUNCTION_GPIO_CTRL_BASE[] = {
  102. syscon_iopad_ctrl_register0_REG_ADDR, //_SET_SYSCON_REG_register0_SCFG_gpio_pad_ctrl_0
  103. syscon_iopad_ctrl_register0_REG_ADDR, //_SET_SYSCON_REG_register0_SCFG_gpio_pad_ctrl_0
  104. syscon_iopad_ctrl_register68_REG_ADDR, //_SET_SYSCON_REG_register68_SCFG_funcshare_pad_ctrl_36
  105. syscon_iopad_ctrl_register67_REG_ADDR, //_SET_SYSCON_REG_register67_SCFG_funcshare_pad_ctrl_34
  106. syscon_iopad_ctrl_register32_REG_ADDR, //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
  107. syscon_iopad_ctrl_register32_REG_ADDR, //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
  108. syscon_iopad_ctrl_register32_REG_ADDR, //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
  109. };
  110. gpio_ctrl_base = FUNCTION_GPIO_CTRL_BASE[function];
  111. debug("function: %d, gpio_ctrl_base: %08x\n", function, gpio_ctrl_base);
  112. }
  113. return gpio_ctrl_base;
  114. }
  115. void sys_set_gpio_iocfg(int pad, uint16_t val)
  116. {
  117. uint32_t reg_n = pad>>1;
  118. uint32_t reg_addr = get_gpio_ctrl_base() + (reg_n<<2);
  119. uint32_t reg_val_old = readl(reg_addr);
  120. uint32_t reg_val_new = reg_val_old;
  121. if (pad&1) {
  122. reg_val_new &= ~(0xffff<<16);
  123. reg_val_new |= (uint32_t)val<<16;
  124. } else {
  125. reg_val_new &= ~(0xffff<<0);
  126. reg_val_new |= (uint32_t)val<<0;
  127. }
  128. if (reg_val_old != reg_val_new) {
  129. debug("set gpio%d iocfg(@%08x): %08x -> %08x\n", pad, reg_addr, reg_val_old, reg_val_new);
  130. writel(reg_val_new, reg_addr);
  131. }
  132. }
  133. uint16_t sys_get_gpio_iocfg(int pad)
  134. {
  135. uint32_t reg_n = pad>>1;
  136. uint32_t reg_addr = get_gpio_ctrl_base() + (reg_n<<2);
  137. uint32_t reg_val = readl(reg_addr);
  138. uint16_t iocfg = (reg_val >> ((pad & 1) ? 16 : 0)) & 0xffff;
  139. return iocfg;
  140. }
  141. static void sys_funcshare_io_input_en(void)
  142. {
  143. uint32_t function;
  144. gpio_ctrl_base = 0;
  145. _GET_SYSCON_REG_register104_SCFG_io_padshare_sel(function);
  146. if (function != 0) {
  147. const uint16_t IO_INPUT_EN = BIT(7)|BIT(6); /* [7]input_enable | [6]schemit_input_enable */
  148. const int GPIO_NUM = 64;
  149. uint16_t io_cfg;
  150. int i;
  151. for (i = 0; i < GPIO_NUM; i++) {
  152. io_cfg = sys_get_gpio_iocfg(i);
  153. if ((io_cfg & IO_INPUT_EN) != IO_INPUT_EN) {
  154. debug("funcshare pad %d: input enable\n", i);
  155. sys_set_gpio_iocfg(i, io_cfg|IO_INPUT_EN);
  156. }
  157. }
  158. }
  159. }
  160. /* end */
  161. INIT_FUNC_DEF(wave511)
  162. {
  163. _ENABLE_CLOCK_clk_vdec_axi_;
  164. _ENABLE_CLOCK_clk_vdecbrg_mainclk_;
  165. _ENABLE_CLOCK_clk_vdec_bclk_;
  166. _ENABLE_CLOCK_clk_vdec_cclk_;
  167. _ENABLE_CLOCK_clk_vdec_apb_;
  168. _CLEAR_RESET_rstgen_rstn_vdecbrg_main_;
  169. _CLEAR_RESET_rstgen_rstn_vdec_axi_;
  170. _CLEAR_RESET_rstgen_rstn_vdec_bclk_;
  171. _CLEAR_RESET_rstgen_rstn_vdec_cclk_;
  172. _CLEAR_RESET_rstgen_rstn_vdec_apb_;
  173. }
  174. INIT_FUNC_DEF(gc300)
  175. {
  176. _SET_SYSCON_REG_register20_u0_syscon_162_SCFG_gc300_csys_req(1);
  177. //nic and noc associate clk rst
  178. _ENABLE_CLOCK_clk_jpeg_axi_;
  179. _ENABLE_CLOCK_clk_jpcgc300_mainclk_;
  180. _ENABLE_CLOCK_clk_vdecbrg_mainclk_;
  181. udelay(2000);
  182. //gc300 clk and rst
  183. _ENABLE_CLOCK_clk_gc300_2x_;
  184. _ENABLE_CLOCK_clk_gc300_ahb_;
  185. _ENABLE_CLOCK_clk_gc300_axi_;
  186. _CLEAR_RESET_rstgen_rstn_gc300_2x_;
  187. _CLEAR_RESET_rstgen_rstn_gc300_axi_;
  188. _CLEAR_RESET_rstgen_rstn_gc300_ahb_;
  189. udelay(2000);
  190. //nic and noc associate clk rst;
  191. _CLEAR_RESET_rstgen_rstn_jpeg_axi_;
  192. _CLEAR_RESET_rstgen_rstn_jpcgc300_main_;
  193. _CLEAR_RESET_rstgen_rstn_vdecbrg_main_;
  194. }
  195. INIT_FUNC_DEF(codaj21)
  196. {
  197. _ENABLE_CLOCK_clk_jpeg_axi_;
  198. _ENABLE_CLOCK_clk_jpeg_cclk_;
  199. _ENABLE_CLOCK_clk_jpeg_apb_;
  200. _CLEAR_RESET_rstgen_rstn_jpeg_axi_;
  201. _CLEAR_RESET_rstgen_rstn_jpeg_cclk_;
  202. _CLEAR_RESET_rstgen_rstn_jpeg_apb_;
  203. }
  204. INIT_FUNC_DEF(nvdla)
  205. {
  206. _SET_SYSCON_REG_register16_SCFG_nbdla_clkgating_en(1);
  207. _ENABLE_CLOCK_clk_dla_bus_;
  208. _ENABLE_CLOCK_clk_dla_axi_;
  209. _ENABLE_CLOCK_clk_dlanoc_axi_;
  210. _ENABLE_CLOCK_clk_dla_apb_;
  211. _ENABLE_CLOCK_clk_nnenoc_axi_;
  212. _ENABLE_CLOCK_clk_dlaslv_axi_;
  213. _CLEAR_RESET_rstgen_rstn_dla_axi_;
  214. _CLEAR_RESET_rstgen_rstn_dlanoc_axi_;
  215. _CLEAR_RESET_rstgen_rstn_dla_apb_;
  216. _CLEAR_RESET_rstgen_rstn_nnenoc_axi_;
  217. _CLEAR_RESET_rstgen_rstn_dlaslv_axi_;
  218. }
  219. INIT_FUNC_DEF(wave521)
  220. {
  221. _ENABLE_CLOCK_clk_venc_axi_;
  222. _ENABLE_CLOCK_clk_vencbrg_mainclk_;
  223. _ENABLE_CLOCK_clk_venc_bclk_;
  224. _ENABLE_CLOCK_clk_venc_cclk_;
  225. _ENABLE_CLOCK_clk_venc_apb_;
  226. _CLEAR_RESET_rstgen_rstn_venc_axi_;
  227. _CLEAR_RESET_rstgen_rstn_vencbrg_main_;
  228. _CLEAR_RESET_rstgen_rstn_venc_bclk_;
  229. _CLEAR_RESET_rstgen_rstn_venc_cclk_;
  230. _CLEAR_RESET_rstgen_rstn_venc_apb_;
  231. }
  232. INIT_FUNC_DEF(gmac)
  233. {
  234. /*phy must use gpio to hardware reset*/
  235. _ENABLE_CLOCK_clk_gmac_ahb_;
  236. _ENABLE_CLOCK_clk_gmac_ptp_refclk_;
  237. _ENABLE_CLOCK_clk_gmac_gtxclk_;
  238. _ASSERT_RESET_rstgen_rstn_gmac_ahb_;
  239. _CLEAR_RESET_rstgen_rstn_gmac_ahb_;
  240. _SET_SYSCON_REG_register89_SCFG_funcshare_pad_ctrl_57(0x00c30080);
  241. _SET_SYSCON_REG_register90_SCFG_funcshare_pad_ctrl_58(0x00030080);
  242. _SET_SYSCON_REG_register91_SCFG_funcshare_pad_ctrl_59(0x00030003);
  243. _SET_SYSCON_REG_register92_SCFG_funcshare_pad_ctrl_60(0x00030003);
  244. _SET_SYSCON_REG_register93_SCFG_funcshare_pad_ctrl_61(0x00030003);
  245. _SET_SYSCON_REG_register94_SCFG_funcshare_pad_ctrl_62(0x00030003);
  246. _SET_SYSCON_REG_register95_SCFG_funcshare_pad_ctrl_63(0x0c800003);
  247. _SET_SYSCON_REG_register96_SCFG_funcshare_pad_ctrl_64(0x008000c0);
  248. _SET_SYSCON_REG_register97_SCFG_funcshare_pad_ctrl_65(0x00c000c0);
  249. _SET_SYSCON_REG_register98_SCFG_funcshare_pad_ctrl_66(0x00c000c0);
  250. _SET_SYSCON_REG_register99_SCFG_funcshare_pad_ctrl_67(0x00c000c0);
  251. _SET_SYSCON_REG_register100_SCFG_funcshare_pad_ctrl_68(0x00c000c0);
  252. _SET_SYSCON_REG_register101_SCFG_funcshare_pad_ctrl_69(0x00c000c0);
  253. _SET_SYSCON_REG_register102_SCFG_funcshare_pad_ctrl_70(0x00c000c0);
  254. #if 0
  255. SET_GPIO_45_doen_LOW;
  256. SET_GPIO_45_dout_HIGH;
  257. udelay(1000);
  258. SET_GPIO_45_dout_LOW;
  259. udelay(1000);
  260. SET_GPIO_45_dout_HIGH;
  261. #endif
  262. _SET_SYSCON_REG_register28_SCFG_gmac_phy_intf_sel(0x1);//rgmii
  263. _DIVIDE_CLOCK_clk_gmac_gtxclk_(4); //1000M clk
  264. _SET_SYSCON_REG_register49_SCFG_gmac_gtxclk_dlychain_sel(0x4);
  265. }
  266. INIT_FUNC_DEF(nne50)
  267. {
  268. // fix nne50 ram scan fail issue
  269. _SWITCH_CLOCK_clk_nne_bus_SOURCE_clk_cpu_axi_;
  270. _ENABLE_CLOCK_clk_nne_ahb_;
  271. _ENABLE_CLOCK_clk_nne_axi_;
  272. _ENABLE_CLOCK_clk_nnenoc_axi_ ;
  273. _CLEAR_RESET_rstgen_rstn_nne_ahb_ ;
  274. _CLEAR_RESET_rstgen_rstn_nne_axi_ ;
  275. _CLEAR_RESET_rstgen_rstn_nnenoc_axi_ ;
  276. }
  277. INIT_FUNC_DEF(vp6)
  278. {
  279. _ASSERT_RESET_rstgen_rst_vp6_DReset_;
  280. _ASSERT_RESET_rstgen_rst_vp6_Breset_;
  281. _ENABLE_CLOCK_clk_vp6_core_ ;
  282. _ENABLE_CLOCK_clk_vp6_axi_ ;
  283. }
  284. INIT_FUNC_DEF(noc)
  285. {
  286. }
  287. INIT_FUNC_DEF(syscon)
  288. {
  289. }
  290. INIT_FUNC_DEF(gpio)
  291. {
  292. _ENABLE_CLOCK_clk_gpio_apb_;
  293. _CLEAR_RESET_rstgen_rstn_gpio_apb_;
  294. }
  295. INIT_FUNC_DEF(audio_subsys)
  296. {
  297. _ENABLE_CLOCK_clk_audio_root_;
  298. _ENABLE_CLOCK_clk_audio_12288_;
  299. _ENABLE_CLOCK_clk_audio_src_;
  300. _ENABLE_CLOCK_clk_audio_12288_;
  301. _ENABLE_CLOCK_clk_dma1p_ahb_;
  302. _CLEAR_RESET_audio_rst_gen_rstn_apb_bus_;
  303. _CLEAR_RESET_audio_rst_gen_rstn_dma1p_ahb_;
  304. }
  305. INIT_FUNC_DEF(i2srx_3ch)
  306. {
  307. _ENABLE_CLOCK_clk_adc_mclk_;
  308. _ENABLE_CLOCK_clk_apb_i2sadc_;
  309. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sadc_;
  310. _CLEAR_RESET_audio_rst_gen_rstn_i2sadc_srst_;
  311. }
  312. INIT_FUNC_DEF(pdm)
  313. {
  314. _DIVIDE_CLOCK_clk_audio_root_(2);
  315. _DIVIDE_CLOCK_clk_audio_div_(0x4528);
  316. _ASSERT_RESET_audio_rst_gen_rstn_apb_pdm_;
  317. _DIVIDE_CLOCK_clk_pdm_mclk_(6);
  318. _SWITCH_CLOCK_clk_pdm_mclk_SOURCE_clk_audio_src_;
  319. //_SWITCH_CLOCK_clk_pdm_mclk_SOURCE_clk_audio_12288_;
  320. _ENABLE_CLOCK_clk_apb_pdm_;
  321. _ENABLE_CLOCK_clk_pdm_mclk_;
  322. _CLEAR_RESET_audio_rst_gen_rstn_apb_pdm_;
  323. SET_GPIO_46_dout_dmic_clk_out;
  324. SET_GPIO_46_doen_LOW;
  325. SET_GPIO_dmic_sdin_bit0(44);
  326. SET_GPIO_dmic_sdin_bit1(22);
  327. SET_GPIO_44_doen_HIGH;
  328. SET_GPIO_22_doen_HIGH;
  329. }
  330. INIT_FUNC_DEF(i2svad)
  331. {
  332. _ENABLE_CLOCK_clk_apb_i2svad_ ;
  333. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2svad_ ;
  334. _CLEAR_RESET_audio_rst_gen_rstn_i2svad_srst_ ;
  335. }
  336. INIT_FUNC_DEF(pmd2vad)
  337. {
  338. _SET_SYSCON_REG_SCFG_sram_config0_vad(0);
  339. _ENABLE_CLOCK_clk_adc_mclk_;
  340. _ENABLE_CLOCK_clk_apb_i2svad_;
  341. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2svad_;
  342. _CLEAR_RESET_audio_rst_gen_rstn_i2svad_srst_;
  343. _SET_SYSCON_REG_SCFG_ctrl_i2sadc_enable;
  344. _SET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d0_sel(AUDIO_IN_PDM_SD0);
  345. _DIVIDE_CLOCK_clk_adc_mclk_(0x3);
  346. _SWITCH_CLOCK_clk_adc_mclk_SOURCE_clk_audio_src_;
  347. _DIVIDE_CLOCK_clk_i2sadc_bclk_(0x8);
  348. _SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_adc_mclk_;
  349. _DIVIDE_CLOCK_clk_i2sadc_lrclk_(0x20);
  350. _SWITCH_CLOCK_clk_i2sadc_lrclk_SOURCE_clk_i2sadc_bclk_n_;
  351. _ENABLE_CLOCK_clk_apb_i2sadc_;
  352. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sadc_;
  353. _CLEAR_RESET_audio_rst_gen_rstn_i2sadc_srst_;
  354. _SWITCH_CLOCK_clk_vad_mem_SOURCE_clk_i2svad_bclk_;
  355. }
  356. INIT_FUNC_DEF(spdif)
  357. {
  358. _DIVIDE_CLOCK_clk_audio_root_(2);
  359. _DIVIDE_CLOCK_clk_audio_div_(0x4528);
  360. _ENABLE_CLOCK_clk_apb_spdif_;
  361. _SWITCH_CLOCK_clk_spdif_SOURCE_clk_audio_src_;
  362. //_SWITCH_CLOCK_clk_spdif_SOURCE_clk_audio_12288_;
  363. _ENABLE_CLOCK_clk_spdif_;
  364. _DIVIDE_CLOCK_clk_spdif_(1);
  365. _CLEAR_RESET_audio_rst_gen_rstn_apb_spdif_;
  366. //tx
  367. #if 1
  368. SET_GPIO_46_dout_spdif_tx_sdout;
  369. SET_GPIO_46_doen_LOW;
  370. #else
  371. //rx
  372. _SET_SYSCON_REG_SCFG_sram_config0_spdif(0x17);
  373. SET_GPIO_spdif_rx_sdin(46);
  374. #endif
  375. }
  376. INIT_FUNC_DEF(pwmdac)
  377. {
  378. #if 1
  379. /* audio src clk */
  380. _DIVIDE_CLOCK_clk_audio_root_(2); //500M
  381. _DIVIDE_CLOCK_clk_audio_div_(0x4528); // 500M/12.28M =40.69 :0x4528 out:12.28M
  382. _ASSERT_RESET_audio_rst_gen_rstn_apb_pwmdac_;
  383. _DISABLE_CLOCK_clk_apb_pwmdac_;
  384. _DIVIDE_CLOCK_clk_dac_mclk_(3); //out:4M
  385. _SWITCH_CLOCK_clk_dac_mclk_SOURCE_clk_audio_src_;
  386. _ENABLE_CLOCK_clk_dac_mclk_;
  387. _ENABLE_CLOCK_clk_apb_pwmdac_;
  388. _CLEAR_RESET_audio_rst_gen_rstn_apb_pwmdac_;
  389. #else
  390. /* pwmdac reset and clkgen */
  391. _SWITCH_CLOCK_clk_dac_mclk_SOURCE_clk_audio_12288_;
  392. _DIVIDE_CLOCK_clk_dac_mclk_(3); //out :4M
  393. _ENABLE_CLOCK_clk_dac_mclk_;
  394. _ENABLE_CLOCK_clk_apb_pwmdac_;
  395. _CLEAR_RESET_audio_rst_gen_rstn_apb_pwmdac_;
  396. #endif
  397. SET_GPIO_23_dout_pwmdac_left_out;
  398. SET_GPIO_23_doen_LOW;
  399. SET_GPIO_24_dout_pwmdac_right_out;
  400. SET_GPIO_24_doen_LOW;
  401. }
  402. INIT_FUNC_DEF(i2sdac0)
  403. {
  404. _ENABLE_CLOCK_clk_dac_mclk_;
  405. _SWITCH_CLOCK_clk_i2sdac_bclk_SOURCE_clk_dac_mclk_;
  406. _DIVIDE_CLOCK_clk_i2sdac_bclk_(1);
  407. _SWITCH_CLOCK_clk_i2sdac_lrclk_SOURCE_clk_i2sdac_bclk_n_;
  408. _DIVIDE_CLOCK_clk_i2sdac_lrclk_(1);
  409. _ENABLE_CLOCK_clk_apb_i2sdac_;
  410. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac_;
  411. _CLEAR_RESET_audio_rst_gen_rstn_i2sdac_srst_;
  412. //for wm8960 i2sdac0
  413. SET_GPIO_i2stx_bclk_in(45);
  414. SET_GPIO_45_doen_HIGH;
  415. SET_GPIO_i2stx_lrck_in(3);
  416. SET_GPIO_3_doen_HIGH;
  417. SET_GPIO_0_dout_i2stx_sdout0;
  418. SET_GPIO_0_doen_LOW;
  419. _SWITCH_CLOCK_clk_i2sdac_bclk_SOURCE_clk_i2sdac_bclk_iopad_;
  420. _SWITCH_CLOCK_clk_i2sdac_lrclk_SOURCE_clk_i2sdac_lrclk_iopad_;
  421. }
  422. INIT_FUNC_DEF(i2sdac1)
  423. {
  424. //vic_i2s1_reset_clk_enable;
  425. _SWITCH_CLOCK_clk_i2s1_mclk_SOURCE_clk_audio_12288_;
  426. _ENABLE_CLOCK_clk_i2s1_mclk_;
  427. _DIVIDE_CLOCK_clk_i2s1_mclk_(3); //16k
  428. _SWITCH_CLOCK_clk_i2s1_bclk_SOURCE_clk_i2s1_mclk_;
  429. _DIVIDE_CLOCK_clk_i2s1_bclk_(1);
  430. _SWITCH_CLOCK_clk_i2s1_lrclk_SOURCE_clk_i2s1_bclk_;
  431. _DIVIDE_CLOCK_clk_i2s1_lrclk_(1);
  432. _ENABLE_CLOCK_clk_apb_i2s1_;
  433. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2s1_;
  434. _CLEAR_RESET_audio_rst_gen_rstn_i2s1_srst_;
  435. //for wm8960 i2sdac1
  436. SET_GPIO_i2stx_bclk_in(45);
  437. SET_GPIO_45_doen_HIGH;
  438. SET_GPIO_i2stx_lrck_in(3);
  439. SET_GPIO_3_doen_HIGH;
  440. SET_GPIO_0_dout_i2stx_sdout1;
  441. SET_GPIO_0_doen_LOW;
  442. _SWITCH_CLOCK_clk_i2s1_bclk_SOURCE_clk_i2sdac_bclk_iopad_;
  443. _SWITCH_CLOCK_clk_i2s1_lrclk_SOURCE_clk_i2sdac_lrclk_iopad_;
  444. }
  445. INIT_FUNC_DEF(i2sdac16k)
  446. {
  447. _ENABLE_CLOCK_clk_apb_i2sdac16k_;
  448. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac16k_;
  449. _CLEAR_RESET_audio_rst_gen_rstn_i2sdac16k_srst_;
  450. }
  451. INIT_FUNC_DEF(pdm2i2s)
  452. {
  453. _SWITCH_CLOCK_clk_adc_mclk_SOURCE_clk_audio_src_;
  454. _DIVIDE_CLOCK_clk_adc_mclk_(4);//3M
  455. _DIVIDE_CLOCK_clk_i2sadc_bclk_(2);
  456. _SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_adc_mclk_;
  457. _DIVIDE_CLOCK_clk_i2sadc_lrclk_(32);
  458. _SWITCH_CLOCK_clk_i2sadc_lrclk_SOURCE_clk_i2sadc_bclk_n_;
  459. _SET_SYSCON_REG_SCFG_ctrl_i2sadc_enable;
  460. _SET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d0_sel(AUDIO_IN_PDM_SD0);
  461. }
  462. INIT_FUNC_DEF(i2sgpiorx)
  463. {
  464. _DIVIDE_CLOCK_clk_i2sadc_bclk_(1);
  465. _DIVIDE_CLOCK_clk_i2sadc_lrclk_(1);
  466. _SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_i2sadc_bclk_iopad_;
  467. _SWITCH_CLOCK_clk_i2sadc_lrclk_SOURCE_clk_i2sadc_lrclk_iopad_;
  468. _SET_SYSCON_REG_SCFG_ctrl_i2sadc_enable;
  469. _SET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d0_sel(AUDIO_IN_SPIO_SD0);
  470. }
  471. INIT_FUNC_DEF(usb)
  472. {
  473. _ENABLE_CLOCK_clk_usb_axi_;
  474. _ENABLE_CLOCK_clk_usbphy_125m_;
  475. _ENABLE_CLOCK_clk_usb_lpm_clk_predft_;
  476. _ENABLE_CLOCK_clk_usb_stb_clk_predft_;
  477. _ENABLE_CLOCK_clk_apb_usb_;
  478. _CLEAR_RESET_rstgen_rstn_usb_axi_;
  479. _CLEAR_RESET_audio_rst_gen_rstn_apb_usb_;
  480. _CLEAR_RESET_audio_rst_gen_rst_axi_usb_;
  481. _CLEAR_RESET_audio_rst_gen_rst_usb_pwrup_rst_n_;
  482. _CLEAR_RESET_audio_rst_gen_rst_usb_PONRST_;
  483. /* for host */
  484. SET_GPIO_usb_over_current(-1);
  485. /* config strap */
  486. _SET_SYSCON_REG_SCFG_usb0_mode_strap(0x2);
  487. _SET_SYSCON_REG_SCFG_usb7_PLL_EN(0x1);
  488. _SET_SYSCON_REG_SCFG_usb7_U3_EQ_EN(0x1);
  489. _SET_SYSCON_REG_SCFG_usb7_U3_SSRX_SEL(0x1);
  490. _SET_SYSCON_REG_SCFG_usb7_U3_SSTX_SEL(0x1);
  491. _SET_SYSCON_REG_SCFG_usb3_utmi_iddig(0x1);
  492. }
  493. INIT_FUNC_DEF(sgdma1p)
  494. {
  495. _CLEAR_RESET_audio_rst_gen_rstn_apb_bus_;
  496. _ENABLE_CLOCK_clk_sgdma1p_axi_;
  497. _ENABLE_CLOCK_clk_dma1p_ahb_;
  498. _CLEAR_RESET_rstgen_rstn_sgdma1p_axi_;
  499. _CLEAR_RESET_audio_rst_gen_rstn_dma1p_ahb_;
  500. }
  501. INIT_FUNC_DEF(qspi)
  502. {
  503. _ENABLE_CLOCK_clk_qspi_ahb_;
  504. _ENABLE_CLOCK_clk_qspi_apb_;
  505. _ENABLE_CLOCK_clk_qspi_refclk_;
  506. _CLEAR_RESET_rstgen_rstn_qspi_ahb_;
  507. _CLEAR_RESET_rstgen_rstn_qspi_core_;
  508. _CLEAR_RESET_rstgen_rstn_qspi_apb_;
  509. }
  510. INIT_FUNC_DEF(sgdma2p)
  511. {
  512. _ENABLE_CLOCK_clk_dma2pnoc_axi_;
  513. _ENABLE_CLOCK_clk_sgdma2p_axi_;
  514. _ENABLE_CLOCK_clk_sgdma2p_ahb_;
  515. _CLEAR_RESET_rstgen_rstn_sgdma2p_ahb_;
  516. _CLEAR_RESET_rstgen_rstn_sgdma2p_axi_;
  517. _CLEAR_RESET_rstgen_rstn_dma2pnoc_aix_;
  518. _SET_SYSCON_REG_register26_SCFG_dma1p2p_sel(0xFFFFFFFF);
  519. }
  520. INIT_FUNC_DEF(sdio0)
  521. {
  522. _ENABLE_CLOCK_clk_sdio0_ahb_;
  523. _ENABLE_CLOCK_clk_sdio0_cclkint_;
  524. _CLEAR_RESET_rstgen_rstn_sdio0_ahb_;
  525. SET_GPIO_sdio0_pad_card_detect_n(55);
  526. SET_GPIO_55_doen_HIGH;
  527. SET_GPIO_54_dout_sdio0_pad_cclk_out;
  528. SET_GPIO_54_doen_LOW;
  529. SET_GPIO_53_doen_reverse_(1);
  530. SET_GPIO_53_doen_sdio0_pad_ccmd_oe;
  531. SET_GPIO_53_dout_sdio0_pad_ccmd_out;
  532. SET_GPIO_sdio0_pad_ccmd_in(53);
  533. _SET_SYSCON_REG_register58_SCFG_funcshare_pad_ctrl_26(0x00c000c0);
  534. SET_GPIO_49_doen_reverse_(1);
  535. SET_GPIO_50_doen_reverse_(1);
  536. SET_GPIO_51_doen_reverse_(1);
  537. SET_GPIO_52_doen_reverse_(1);
  538. SET_GPIO_49_doen_sdio0_pad_cdata_oe_bit0;
  539. SET_GPIO_49_dout_sdio0_pad_cdata_out_bit0;
  540. SET_GPIO_sdio0_pad_cdata_in_bit0(49);
  541. _SET_SYSCON_REG_register56_SCFG_funcshare_pad_ctrl_24(0x00c000c0);
  542. SET_GPIO_50_doen_sdio0_pad_cdata_oe_bit1;
  543. SET_GPIO_50_dout_sdio0_pad_cdata_out_bit1;
  544. SET_GPIO_sdio0_pad_cdata_in_bit1(50);
  545. SET_GPIO_51_doen_sdio0_pad_cdata_oe_bit2;
  546. SET_GPIO_51_dout_sdio0_pad_cdata_out_bit2;
  547. SET_GPIO_sdio0_pad_cdata_in_bit2(51);
  548. _SET_SYSCON_REG_register57_SCFG_funcshare_pad_ctrl_25(0x00c000c0);
  549. SET_GPIO_52_doen_sdio0_pad_cdata_oe_bit3;
  550. SET_GPIO_52_dout_sdio0_pad_cdata_out_bit3;
  551. SET_GPIO_sdio0_pad_cdata_in_bit3(52);
  552. _SET_SYSCON_REG_register58_SCFG_funcshare_pad_ctrl_26(0x00c000c0);
  553. }
  554. INIT_FUNC_DEF(sdio1)
  555. {
  556. _ENABLE_CLOCK_clk_sdio1_ahb_;
  557. _ENABLE_CLOCK_clk_sdio1_cclkint_;
  558. _CLEAR_RESET_rstgen_rstn_sdio1_ahb_;
  559. SET_GPIO_33_dout_sdio1_pad_cclk_out;
  560. SET_GPIO_33_doen_LOW;
  561. SET_GPIO_29_doen_reverse_(1);
  562. SET_GPIO_29_doen_sdio1_pad_ccmd_oe;
  563. SET_GPIO_29_dout_sdio1_pad_ccmd_out;
  564. SET_GPIO_sdio1_pad_ccmd_in(29);
  565. SET_GPIO_36_doen_reverse_(1);
  566. SET_GPIO_30_doen_reverse_(1);
  567. SET_GPIO_34_doen_reverse_(1);
  568. SET_GPIO_31_doen_reverse_(1);
  569. SET_GPIO_36_doen_sdio1_pad_cdata_oe_bit0;
  570. SET_GPIO_36_dout_sdio1_pad_cdata_out_bit0;
  571. SET_GPIO_sdio1_pad_cdata_in_bit0(36);
  572. SET_GPIO_30_doen_sdio1_pad_cdata_oe_bit1;
  573. SET_GPIO_30_dout_sdio1_pad_cdata_out_bit1;
  574. SET_GPIO_sdio1_pad_cdata_in_bit1(30);
  575. SET_GPIO_34_doen_sdio1_pad_cdata_oe_bit2;
  576. SET_GPIO_34_dout_sdio1_pad_cdata_out_bit2;
  577. SET_GPIO_sdio1_pad_cdata_in_bit2(34);
  578. SET_GPIO_31_doen_sdio1_pad_cdata_oe_bit3;
  579. SET_GPIO_31_dout_sdio1_pad_cdata_out_bit3;
  580. SET_GPIO_sdio1_pad_cdata_in_bit3(31);
  581. }
  582. INIT_FUNC_DEF(spi2ahb)
  583. {
  584. _ENABLE_CLOCK_clk_spi2ahb_ahb_;
  585. _ENABLE_CLOCK_clk_spi2ahb_core_;
  586. _CLEAR_RESET_rstgen_rstn_spi2ahb_ahb_;
  587. _CLEAR_RESET_rstgen_rstn_spi2ahb_core_;
  588. }
  589. INIT_FUNC_DEF(ezmaster)
  590. {
  591. _ENABLE_CLOCK_clk_ezmaster_ahb_;
  592. _CLEAR_RESET_rstgen_rstn_ezmaster_ahb_;
  593. }
  594. INIT_FUNC_DEF(secengine)
  595. {
  596. _ENABLE_CLOCK_clk_sec_ahb_;
  597. _ENABLE_CLOCK_clk_aes_clk_;
  598. _ENABLE_CLOCK_clk_sha_clk_;
  599. _ENABLE_CLOCK_clk_pka_clk_;
  600. _CLEAR_RESET_rstgen_rstn_sec_ahb_;
  601. _CLEAR_RESET_rstgen_rstn_aes_;
  602. _CLEAR_RESET_rstgen_rstn_pka_;
  603. _CLEAR_RESET_rstgen_rstn_sha_;
  604. }
  605. INIT_FUNC_DEF(uart0)
  606. {
  607. _ENABLE_CLOCK_clk_uart0_apb_;
  608. _ENABLE_CLOCK_clk_uart0_core_;
  609. _CLEAR_RESET_rstgen_rstn_uart0_apb_;
  610. _CLEAR_RESET_rstgen_rstn_uart0_core_;
  611. SET_GPIO_uart0_pad_sin(40);//FPGA_UART0_RXD);
  612. SET_GPIO_40_doen_HIGH;
  613. SET_GPIO_41_dout_uart0_pad_sout;
  614. SET_GPIO_41_doen_LOW;
  615. SET_GPIO_42_dout_uart0_pad_rtsn;
  616. SET_GPIO_42_doen_LOW;
  617. SET_GPIO_uart0_pad_ctsn(39);//FPGA_UART0_CTSN);
  618. SET_GPIO_39_doen_HIGH;
  619. SET_GPIO_35_doen_LOW;
  620. SET_GPIO_35_dout_HIGH;
  621. }
  622. INIT_FUNC_DEF(uart1)
  623. {
  624. _ENABLE_CLOCK_clk_uart1_apb_;
  625. _ENABLE_CLOCK_clk_uart1_core_;
  626. _CLEAR_RESET_rstgen_rstn_uart1_apb_;
  627. _CLEAR_RESET_rstgen_rstn_uart1_core_;
  628. }
  629. INIT_FUNC_DEF(spi0)
  630. {
  631. _ENABLE_CLOCK_clk_spi0_apb_;
  632. _ENABLE_CLOCK_clk_spi0_core_;
  633. _CLEAR_RESET_rstgen_rstn_spi0_apb_;
  634. _CLEAR_RESET_rstgen_rstn_spi0_core_;
  635. }
  636. INIT_FUNC_DEF(spi1)
  637. {
  638. _ENABLE_CLOCK_clk_spi1_apb_;
  639. _ENABLE_CLOCK_clk_spi1_core_;
  640. _CLEAR_RESET_rstgen_rstn_spi1_apb_;
  641. _CLEAR_RESET_rstgen_rstn_spi1_core_;
  642. }
  643. INIT_FUNC_DEF(i2c0)
  644. {
  645. _ENABLE_CLOCK_clk_i2c0_apb_;
  646. _ENABLE_CLOCK_clk_i2c0_core_;
  647. _CLEAR_RESET_rstgen_rstn_i2c0_apb_;
  648. _CLEAR_RESET_rstgen_rstn_i2c0_core_;
  649. SET_GPIO_62_dout_LOW;
  650. SET_GPIO_61_dout_LOW;
  651. SET_GPIO_62_doen_reverse_(1);
  652. SET_GPIO_61_doen_reverse_(1);
  653. SET_GPIO_62_doen_i2c0_pad_sck_oe;
  654. SET_GPIO_61_doen_i2c0_pad_sda_oe;
  655. SET_GPIO_i2c0_pad_sck_in(62);
  656. SET_GPIO_i2c0_pad_sda_in(61);
  657. }
  658. INIT_FUNC_DEF(i2c1)
  659. {
  660. _ENABLE_CLOCK_clk_i2c1_apb_;
  661. _ENABLE_CLOCK_clk_i2c1_core_;
  662. _CLEAR_RESET_rstgen_rstn_i2c1_apb_;
  663. _CLEAR_RESET_rstgen_rstn_i2c1_core_;
  664. SET_GPIO_47_dout_LOW;
  665. SET_GPIO_48_dout_LOW;
  666. SET_GPIO_47_doen_reverse_(1);
  667. SET_GPIO_48_doen_reverse_(1);
  668. SET_GPIO_47_doen_i2c1_pad_sck_oe;
  669. SET_GPIO_48_doen_i2c1_pad_sda_oe;
  670. SET_GPIO_i2c1_pad_sck_in(47);
  671. SET_GPIO_i2c1_pad_sda_in(48);
  672. }
  673. INIT_FUNC_DEF(trng)
  674. {
  675. _ENABLE_CLOCK_clk_trng_apb_;
  676. _CLEAR_RESET_rstgen_rstn_trng_apb_;
  677. }
  678. INIT_FUNC_DEF(otp)
  679. {
  680. _ENABLE_CLOCK_clk_otp_apb_;
  681. _CLEAR_RESET_rstgen_rstn_otp_apb_;
  682. }
  683. INIT_FUNC_DEF(vp6_intc)
  684. {
  685. _ENABLE_CLOCK_clk_vp6intc_apb_;
  686. _CLEAR_RESET_rstgen_rstn_vp6intc_apb_;
  687. }
  688. INIT_FUNC_DEF(spi2)
  689. {
  690. _ENABLE_CLOCK_clk_spi2_apb_;
  691. _ENABLE_CLOCK_clk_spi2_core_;
  692. _CLEAR_RESET_rstgen_rstn_spi2_apb_;
  693. _CLEAR_RESET_rstgen_rstn_spi2_core_;
  694. #ifdef SET_SPI_GPIO_TEST
  695. /* Modifying the GPIO interface of SPI2 */
  696. SET_SPI_GPIO(2,18,16,12,15);
  697. #endif
  698. }
  699. INIT_FUNC_DEF(spi3)
  700. {
  701. _ENABLE_CLOCK_clk_spi3_apb_;
  702. _ENABLE_CLOCK_clk_spi3_core_;
  703. _CLEAR_RESET_rstgen_rstn_spi3_apb_;
  704. _CLEAR_RESET_rstgen_rstn_spi3_core_;
  705. }
  706. INIT_FUNC_DEF(uart2)
  707. {
  708. _ENABLE_CLOCK_clk_uart2_apb_;
  709. _ENABLE_CLOCK_clk_uart2_core_;
  710. _CLEAR_RESET_rstgen_rstn_uart2_apb_;
  711. _CLEAR_RESET_rstgen_rstn_uart2_core_;
  712. }
  713. INIT_FUNC_DEF(uart3)
  714. {
  715. _ENABLE_CLOCK_clk_uart3_apb_;
  716. _ENABLE_CLOCK_clk_uart3_core_;
  717. _CLEAR_RESET_rstgen_rstn_uart3_apb_;
  718. _CLEAR_RESET_rstgen_rstn_uart3_core_;
  719. }
  720. INIT_FUNC_DEF(i2c2)
  721. {
  722. _ENABLE_CLOCK_clk_i2c2_apb_;
  723. _ENABLE_CLOCK_clk_i2c2_core_;
  724. _CLEAR_RESET_rstgen_rstn_i2c2_apb_;
  725. _CLEAR_RESET_rstgen_rstn_i2c2_core_;
  726. SET_GPIO_60_dout_LOW;
  727. SET_GPIO_59_dout_LOW;
  728. SET_GPIO_60_doen_reverse_(1);
  729. SET_GPIO_59_doen_reverse_(1);
  730. SET_GPIO_60_doen_i2c2_pad_sck_oe;
  731. SET_GPIO_59_doen_i2c2_pad_sda_oe;
  732. SET_GPIO_i2c2_pad_sck_in(60);
  733. SET_GPIO_i2c2_pad_sda_in(59);
  734. }
  735. INIT_FUNC_DEF(i2c3)
  736. {
  737. _ENABLE_CLOCK_clk_i2c3_apb_;
  738. _ENABLE_CLOCK_clk_i2c3_core_;
  739. _CLEAR_RESET_rstgen_rstn_i2c3_apb_;
  740. _CLEAR_RESET_rstgen_rstn_i2c3_core_;
  741. }
  742. INIT_FUNC_DEF(wdt)
  743. {
  744. _ENABLE_CLOCK_clk_wdtimer_apb_;
  745. _ENABLE_CLOCK_clk_wdt_coreclk_;
  746. _ASSERT_RESET_rstgen_rstn_wdtimer_apb_;
  747. _ASSERT_RESET_rstgen_rstn_wdt_;
  748. _CLEAR_RESET_rstgen_rstn_wdtimer_apb_;
  749. _CLEAR_RESET_rstgen_rstn_wdt_;
  750. }
  751. /* added by chenjieqin for ptc on 20200824 */
  752. INIT_FUNC_DEF(ptc)
  753. {
  754. /* reset clock */
  755. ptc_reset_clock();
  756. /* reset cnt */
  757. ptc_reset();
  758. }
  759. INIT_FUNC_DEF(tmp_sensor)
  760. {
  761. _DISABLE_CLOCK_clk_temp_apb_;
  762. _ASSERT_RESET_rstgen_rstn_temp_apb_;
  763. _DISABLE_CLOCK_clk_temp_sense_;
  764. _ASSERT_RESET_rstgen_rstn_temp_sense_;
  765. _ENABLE_CLOCK_clk_temp_apb_;
  766. _CLEAR_RESET_rstgen_rstn_temp_apb_;
  767. _ENABLE_CLOCK_clk_temp_sense_;
  768. _CLEAR_RESET_rstgen_rstn_temp_sense_;
  769. }
  770. INIT_FUNC_DEF(vout_subsys)
  771. {
  772. _ENABLE_CLOCK_clk_vout_src_ ;
  773. _ENABLE_CLOCK_clk_disp_axi_;
  774. _ENABLE_CLOCK_clk_dispnoc_axi_ ;
  775. _CLEAR_RESET_rstgen_rstn_vout_src_ ;
  776. _CLEAR_RESET_rstgen_rstn_disp_axi_ ;
  777. _CLEAR_RESET_rstgen_rstn_dispnoc_axi_ ;
  778. _ENABLE_CLOCK_clk_vout_apb_ ;
  779. _ENABLE_CLOCK_clk_mapconv_apb_ ;
  780. _ENABLE_CLOCK_clk_mapconv_axi_ ;
  781. _ENABLE_CLOCK_clk_disp0_axi_ ;
  782. _ENABLE_CLOCK_clk_disp1_axi_ ;
  783. _ENABLE_CLOCK_clk_lcdc_oclk_ ;
  784. _ENABLE_CLOCK_clk_lcdc_axi_ ;
  785. _ENABLE_CLOCK_clk_vpp0_axi_ ;
  786. _ENABLE_CLOCK_clk_vpp1_axi_ ;
  787. _ENABLE_CLOCK_clk_vpp2_axi_ ;
  788. _ENABLE_CLOCK_clk_pixrawout_apb_ ;
  789. _ENABLE_CLOCK_clk_pixrawout_axi_ ;
  790. _ENABLE_CLOCK_clk_csi2tx_strm0_pixclk_ ;
  791. _ENABLE_CLOCK_clk_csi2tx_strm0_apb_ ;
  792. _ENABLE_CLOCK_clk_dsi_apb_ ;
  793. _ENABLE_CLOCK_clk_dsi_sys_clk_ ;
  794. _ENABLE_CLOCK_clk_ppi_tx_esc_clk_ ;
  795. _CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_apb_ ;
  796. _CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_axi_ ;
  797. _CLEAR_RESET_vout_sys_rstgen_rstn_disp0_axi_ ;
  798. _CLEAR_RESET_vout_sys_rstgen_rstn_disp1_axi_ ;
  799. _CLEAR_RESET_vout_sys_rstgen_rstn_lcdc_oclk_ ;
  800. _CLEAR_RESET_vout_sys_rstgen_rstn_lcdc_axi_ ;
  801. _CLEAR_RESET_vout_sys_rstgen_rstn_vpp0_axi_ ;
  802. _CLEAR_RESET_vout_sys_rstgen_rstn_vpp1_axi_ ;
  803. _CLEAR_RESET_vout_sys_rstgen_rstn_vpp2_axi_ ;
  804. _CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_apb_ ;
  805. _CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_axi_ ;
  806. _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_apb_ ;
  807. _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_pix_ ;
  808. _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_tx_esc_ ;
  809. //_CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_txbyte_hs_ ;
  810. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_apb_ ;
  811. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_sys_ ;
  812. //TODO:confirm these register
  813. //_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_dpi_pix_ ;
  814. //_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_txbyte_hs_ ;
  815. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_tx_esc_ ;
  816. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_rx_esc_ ;
  817. }
  818. INIT_FUNC_DEF(lcdc)
  819. {
  820. }
  821. INIT_FUNC_DEF(pixrawout)
  822. {
  823. }
  824. INIT_FUNC_DEF(vpp0)
  825. {
  826. }
  827. INIT_FUNC_DEF(vpp1)
  828. {
  829. }
  830. INIT_FUNC_DEF(vpp2)
  831. {
  832. }
  833. INIT_FUNC_DEF(map_conv)
  834. {
  835. }
  836. INIT_FUNC_DEF(csi2tx)
  837. {
  838. }
  839. INIT_FUNC_DEF(dsitx)
  840. {
  841. }
  842. int board_ac108_init(void)
  843. {
  844. INIT_FUNC_CALL(i2srx_3ch);
  845. INIT_FUNC_CALL(i2svad);
  846. SET_GPIO_i2srx_bclk_in(45);
  847. SET_GPIO_45_doen_HIGH;
  848. #if 0
  849. SET_GPIO_i2srx_lrck_in(6);
  850. SET_GPIO_6_doen_HIGH;
  851. SET_GPIO_i2srx_sdin_bit0(8);
  852. SET_GPIO_8_doen_HIGH;
  853. #else
  854. SET_GPIO_i2srx_lrck_in(3);
  855. SET_GPIO_3_doen_HIGH;
  856. SET_GPIO_i2srx_sdin_bit0(2);
  857. SET_GPIO_2_doen_HIGH;
  858. #endif
  859. INIT_FUNC_CALL(i2sgpiorx);
  860. }
  861. int board_wm8960_init(void)
  862. {
  863. INIT_FUNC_CALL(i2srx_3ch);
  864. INIT_FUNC_CALL(i2svad);
  865. INIT_FUNC_CALL(i2sdac0);
  866. //INIT_FUNC_CALL(i2sdac1);
  867. SET_GPIO_i2srx_bclk_in(45);
  868. SET_GPIO_45_doen_HIGH;
  869. SET_GPIO_i2srx_lrck_in(3);
  870. SET_GPIO_3_doen_HIGH;
  871. SET_GPIO_i2srx_sdin_bit0(2);
  872. SET_GPIO_2_doen_HIGH;
  873. INIT_FUNC_CALL(i2sgpiorx);
  874. }
  875. int board_vad_init(void)
  876. {
  877. INIT_FUNC_CALL(pdm);
  878. INIT_FUNC_CALL(pmd2vad);
  879. }
  880. int board_pwmdac_init(void)
  881. {
  882. INIT_FUNC_CALL(pwmdac);
  883. }
  884. int board_spdif_init(void)
  885. {
  886. //INIT_FUNC_CALL(i2svad);
  887. INIT_FUNC_CALL(spdif);
  888. }
  889. int board_pdm_init(void)
  890. {
  891. INIT_FUNC_CALL(i2srx_3ch);
  892. INIT_FUNC_CALL(pdm);
  893. INIT_FUNC_CALL(i2svad);
  894. INIT_FUNC_CALL(pdm2i2s);
  895. }
  896. int board_audio_init(void)
  897. {
  898. #if STARFIVE_AUDIO_AC108
  899. board_ac108_init();
  900. #elif STARFIVE_AUDIO_WM8960
  901. board_wm8960_init();
  902. #elif STARFIVE_AUDIO_VAD
  903. board_vad_init();
  904. #elif STARFIVE_AUDIO_SPDIF
  905. board_spdif_init();
  906. #elif STARFIVE_AUDIO_PDM
  907. board_pdm_init();
  908. #endif
  909. board_pwmdac_init();
  910. }
  911. /*init system GPIO*/
  912. int board_hw_init(void)
  913. {
  914. sys_funcshare_io_input_en();
  915. INIT_FUNC_CALL(wave511);
  916. INIT_FUNC_CALL(gc300);
  917. INIT_FUNC_CALL(codaj21);
  918. INIT_FUNC_CALL(nvdla);
  919. INIT_FUNC_CALL(wave521);
  920. INIT_FUNC_CALL(gmac);
  921. INIT_FUNC_CALL(nne50);
  922. INIT_FUNC_CALL(vp6);
  923. INIT_FUNC_CALL(noc);
  924. //INIT_FUNC_CALL(syscon);
  925. //INIT_FUNC_CALL(gpio);
  926. INIT_FUNC_CALL(audio_subsys);
  927. board_audio_init();
  928. INIT_FUNC_CALL(usb);
  929. INIT_FUNC_CALL(sgdma1p);
  930. //INIT_FUNC_CALL(qspi);
  931. INIT_FUNC_CALL(sgdma2p);
  932. INIT_FUNC_CALL(sdio0);
  933. INIT_FUNC_CALL(sdio1);
  934. INIT_FUNC_CALL(spi2ahb);
  935. INIT_FUNC_CALL(ezmaster);
  936. INIT_FUNC_CALL(secengine);
  937. INIT_FUNC_CALL(uart0);
  938. INIT_FUNC_CALL(uart1);
  939. INIT_FUNC_CALL(spi0);
  940. INIT_FUNC_CALL(spi1);
  941. INIT_FUNC_CALL(i2c0);
  942. INIT_FUNC_CALL(i2c1);
  943. INIT_FUNC_CALL(trng);
  944. INIT_FUNC_CALL(otp);
  945. INIT_FUNC_CALL(vp6_intc); /*include intc0 and intc1*/
  946. INIT_FUNC_CALL(spi2);
  947. INIT_FUNC_CALL(spi3);
  948. INIT_FUNC_CALL(uart2);
  949. //INIT_FUNC_CALL(uart3);
  950. INIT_FUNC_CALL(i2c2);
  951. INIT_FUNC_CALL(i2c3);
  952. //INIT_FUNC_CALL(wdt);
  953. INIT_FUNC_CALL(ptc);
  954. INIT_FUNC_CALL(tmp_sensor);
  955. /** Video Output Subsystem **/
  956. INIT_FUNC_CALL(vout_subsys);
  957. INIT_FUNC_CALL(lcdc);
  958. INIT_FUNC_CALL(pixrawout);
  959. INIT_FUNC_CALL(vpp0);
  960. INIT_FUNC_CALL(vpp1);
  961. INIT_FUNC_CALL(vpp2);
  962. INIT_FUNC_CALL(map_conv);
  963. INIT_FUNC_CALL(csi2tx);
  964. INIT_FUNC_CALL(dsitx);
  965. return 0;
  966. }
  967. /*
  968. * Miscellaneous platform dependent initializations
  969. */
  970. int board_init(void)
  971. {
  972. int ret;
  973. gd->bd->bi_arch_number = MACH_TYPE_STARFIVE_VIC7100;
  974. gd->bd->bi_boot_params = PHYS_SDRAM_0;
  975. /* enable all cache ways */
  976. ret = cache_enable_ways();
  977. if (ret) {
  978. debug("%s: could not enable cache ways\n", __func__);
  979. return ret;
  980. }
  981. return 0;
  982. }
  983. void reset_phy(void)
  984. {
  985. volatile uint32_t loop;
  986. /*
  987. * Init includes toggling the reset line which is connected to GPIO 0 pin 12.
  988. * This is the only pin I can see on the 16 GPIO which is currently set as an.
  989. * output. We will hard code the setup here to avoid having to have a GPIO
  990. * driver as well...
  991. *
  992. * The Aloe board is strapped for unmanaged mode and needs two pulses of the
  993. * reset line to configure the device properly.
  994. *
  995. * The RX_CLK, TX_CLK and RXD7 pins are strapped high and the remainder low.
  996. * This selects GMII mode with auto 10/100/1000 and 125MHz clkout.
  997. */
  998. g_aloe_gpio->OUTPUT_EN |= 0x00001000ul; /* Configure pin 12 as an output */
  999. g_aloe_gpio->OUTPUT_VAL &= 0x0000EFFFul; /* Clear pin 12 to reset PHY */
  1000. for(loop = 0; loop != 1000; loop++) /* Short delay, I'm not sure how much is needed... */
  1001. {
  1002. ;
  1003. }
  1004. g_aloe_gpio->OUTPUT_VAL |= 0x00001000ul; /* Take PHY^ out of reset */
  1005. for(loop = 0; loop != 1000; loop++) /* Short delay, I'm not sure how much is needed... */
  1006. {
  1007. ;
  1008. }
  1009. g_aloe_gpio->OUTPUT_VAL &= 0x0000EFFFul; /* Second reset pulse */
  1010. for(loop = 0; loop != 1000; loop++) /* Short delay, I'm not sure how much is needed... */
  1011. {
  1012. ;
  1013. }
  1014. g_aloe_gpio->OUTPUT_VAL |= 0x00001000ul; /* Out of reset once more */
  1015. /* Need at least 15mS delay before accessing PHY after reset... */
  1016. for(loop = 0; loop != 10000; loop++) /* Long delay, I'm not sure how much is needed... */
  1017. {
  1018. ;
  1019. }
  1020. }
  1021. /* This define is a value used for error/unknown serial. If we really care about distinguishing errors and 0 is valid, we'll need a different one. */
  1022. #define ERROR_READING_SERIAL_NUMBER 0
  1023. #ifdef CONFIG_MISC_INIT_R
  1024. static u32 setup_serialnum(void);
  1025. static void setup_macaddr(u32 serialnum);
  1026. int misc_init_r(void)
  1027. {
  1028. if (!env_get("serial#")) {
  1029. u32 serialnum = setup_serialnum();
  1030. setup_macaddr(serialnum);
  1031. }
  1032. return 0;
  1033. }
  1034. #endif
  1035. #if defined(CONFIG_ETH_DESIGNWARE) && !defined(CONFIG_DM_ETH)
  1036. int board_eth_init(struct bd_info *bd)
  1037. {
  1038. int rc = 0;
  1039. rc = designware_initialize(SIFIVE_BASE_ETHERNET, PHY_INTERFACE_MODE_RGMII_TXID);
  1040. return rc;
  1041. }
  1042. #endif
  1043. ulong board_flash_get_legacy(ulong base, int banknum, flash_info_t *info)
  1044. {
  1045. return 0;
  1046. }
  1047. /*void *board_fdt_blob_setup(void)
  1048. {
  1049. void **ptr = (void *)CONFIG_SYS_SDRAM_BASE;
  1050. if (fdt_magic(*ptr) == FDT_MAGIC)
  1051. return (void *)*ptr;
  1052. return (void *)CONFIG_SYS_FDT_BASE;
  1053. }*/
  1054. #if CONFIG_IS_ENABLED(SIFIVE_OTP)
  1055. static u32 otp_read_serialnum(struct udevice *dev)
  1056. {
  1057. u32 serial[2] = {0};
  1058. int ret;
  1059. for (int i = 0xfe * 4; i > 0; i -= 8) {
  1060. ret = misc_read(dev, i, serial, sizeof(serial));
  1061. if (ret) {
  1062. printf("%s: error reading serial from OTP\n", __func__);
  1063. break;
  1064. }
  1065. if (serial[0] == ~serial[1])
  1066. return serial[0];
  1067. }
  1068. return ERROR_READING_SERIAL_NUMBER;
  1069. }
  1070. #endif
  1071. static u32 setup_serialnum(void)
  1072. {
  1073. u32 serial = ERROR_READING_SERIAL_NUMBER;
  1074. char serial_str[6];
  1075. #if CONFIG_IS_ENABLED(SIFIVE_OTP)
  1076. struct udevice *dev;
  1077. int ret;
  1078. // init OTP
  1079. ret = uclass_get_device_by_driver(UCLASS_MISC, DM_GET_DRIVER(hifive_otp), &dev);
  1080. if (ret) {
  1081. debug("%s: could not find otp device\n", __func__);
  1082. return serial;
  1083. }
  1084. // read serial from OTP and set env var
  1085. serial = otp_read_serialnum(dev);
  1086. snprintf(serial_str, sizeof(serial_str), "%05"PRIu32, serial);
  1087. env_set("serial#", serial_str);
  1088. #endif
  1089. return serial;
  1090. }
  1091. static void setup_macaddr(u32 serialnum) {
  1092. // OR the serial into the MAC -- see SiFive FSBL
  1093. unsigned char mac[6] = {0x66,0x34,0xb0,0x6c,0xde,0xad };
  1094. mac[5] |= (serialnum >> 0) & 0xff;
  1095. mac[4] |= (serialnum >> 8) & 0xff;
  1096. mac[3] |= (serialnum >> 16) & 0xff;
  1097. eth_env_set_enetaddr("ethaddr", mac);
  1098. }
  1099. #ifdef CONFIG_MMC
  1100. #include <asm/arch/starfive_vic_dw_mmc.h>
  1101. int board_mmc_init(struct bd_info *bis)
  1102. {
  1103. int ret = 0;
  1104. #if CONFIG_IS_ENABLED(STARFIVE_VIC_DWMMC)
  1105. ret = starfive_mmc_add_port(0,SDIO0_BASE_ADDR,4);
  1106. #endif
  1107. if (ret)
  1108. debug("init_dwmmc failed\n");
  1109. return ret;
  1110. }
  1111. #endif