vic7100.c 32 KB

1234567891011121314151617181920212223242526272829303132333435363738394041424344454647484950515253545556575859606162636465666768697071727374757677787980818283848586878889909192939495969798991001011021031041051061071081091101111121131141151161171181191201211221231241251261271281291301311321331341351361371381391401411421431441451461471481491501511521531541551561571581591601611621631641651661671681691701711721731741751761771781791801811821831841851861871881891901911921931941951961971981992002012022032042052062072082092102112122132142152162172182192202212222232242252262272282292302312322332342352362372382392402412422432442452462472482492502512522532542552562572582592602612622632642652662672682692702712722732742752762772782792802812822832842852862872882892902912922932942952962972982993003013023033043053063073083093103113123133143153163173183193203213223233243253263273283293303313323333343353363373383393403413423433443453463473483493503513523533543553563573583593603613623633643653663673683693703713723733743753763773783793803813823833843853863873883893903913923933943953963973983994004014024034044054064074084094104114124134144154164174184194204214224234244254264274284294304314324334344354364374384394404414424434444454464474484494504514524534544554564574584594604614624634644654664674684694704714724734744754764774784794804814824834844854864874884894904914924934944954964974984995005015025035045055065075085095105115125135145155165175185195205215225235245255265275285295305315325335345355365375385395405415425435445455465475485495505515525535545555565575585595605615625635645655665675685695705715725735745755765775785795805815825835845855865875885895905915925935945955965975985996006016026036046056066076086096106116126136146156166176186196206216226236246256266276286296306316326336346356366376386396406416426436446456466476486496506516526536546556566576586596606616626636646656666676686696706716726736746756766776786796806816826836846856866876886896906916926936946956966976986997007017027037047057067077087097107117127137147157167177187197207217227237247257267277287297307317327337347357367377387397407417427437447457467477487497507517527537547557567577587597607617627637647657667677687697707717727737747757767777787797807817827837847857867877887897907917927937947957967977987998008018028038048058068078088098108118128138148158168178188198208218228238248258268278288298308318328338348358368378388398408418428438448458468478488498508518528538548558568578588598608618628638648658668678688698708718728738748758768778788798808818828838848858868878888898908918928938948958968978988999009019029039049059069079089099109119129139149159169179189199209219229239249259269279289299309319329339349359369379389399409419429439449459469479489499509519529539549559569579589599609619629639649659669679689699709719729739749759769779789799809819829839849859869879889899909919929939949959969979989991000100110021003100410051006100710081009101010111012101310141015101610171018101910201021102210231024102510261027102810291030103110321033103410351036103710381039104010411042104310441045104610471048104910501051105210531054105510561057105810591060106110621063106410651066106710681069107010711072107310741075107610771078107910801081108210831084108510861087108810891090109110921093109410951096109710981099110011011102110311041105110611071108110911101111111211131114111511161117111811191120112111221123112411251126112711281129113011311132113311341135113611371138113911401141114211431144114511461147114811491150115111521153115411551156115711581159116011611162116311641165116611671168116911701171117211731174117511761177117811791180118111821183118411851186118711881189119011911192119311941195119611971198119912001201120212031204120512061207120812091210121112121213121412151216121712181219122012211222122312241225122612271228122912301231123212331234123512361237123812391240124112421243124412451246124712481249125012511252125312541255125612571258125912601261126212631264126512661267126812691270127112721273127412751276127712781279128012811282128312841285128612871288128912901291129212931294129512961297129812991300130113021303130413051306130713081309131013111312131313141315131613171318131913201321132213231324132513261327132813291330133113321333133413351336133713381339134013411342134313441345134613471348134913501351
  1. // SPDX-License-Identifier: GPL-2.0+
  2. /*
  3. * Copyright (C) 2018 Microsemi Corporation.
  4. * Padmarao Begari, Microsemi Corporation <padmarao.begari@microsemi.com>
  5. * Copyright (C) 2018 Joey Hewitt <joey@joeyhewitt.com>
  6. */
  7. #include <asm/mach-types.h>
  8. #include <common.h>
  9. #include <linux/io.h>
  10. #include <dm/uclass.h>
  11. #include <dm/device.h>
  12. #include <misc.h>
  13. #include <inttypes.h>
  14. #include <netdev.h>
  15. #include <phy_interface.h>
  16. #include <flash.h>
  17. #include <asm/arch/global_reg.h>
  18. #include <asm/arch/ezGPIO_fullMux_ctrl_macro.h>
  19. #include <asm/arch/clkgen_ctrl_macro.h>
  20. #include <asm/arch/syscon_sysmain_ctrl_macro.h>
  21. #include <asm/arch/rstgen_ctrl_macro.h>
  22. #include <asm/arch/audio_rst_gen_ctrl_macro.h>
  23. #include <asm/arch/audio_clk_gen_ctrl_macro.h>
  24. #include <asm/arch/audio_sys_ctrl_macro.h>
  25. #include <asm/arch/vic_iopad.h>
  26. #include <asm/arch/vic_module_reset_clkgen.h>
  27. #include <asm/arch/vout_sys_clkgen_ctrl_macro.h>
  28. #include <asm/arch/vout_sys_rstgen_ctrl_macro.h>
  29. #include <asm/arch/vout_sys_syscon_macro.h>
  30. #include <asm/arch/vad.h>
  31. #include <asm/arch/syscon_remap_vp6_noc_macro.h>
  32. #include <asm/arch/syscon_iopad_ctrl_macro.h>
  33. #include <asm/arch/vic_audio_mode.h>
  34. #define STARFIVE_AUDIO_AC108 0
  35. #define STARFIVE_AUDIO_WM8960 0
  36. #define STARFIVE_AUDIO_VAD 0
  37. #define STARFIVE_AUDIO_SPDIF 0
  38. #define STARFIVE_AUDIO_PDM 0
  39. DECLARE_GLOBAL_DATA_PTR;
  40. /* added by chenjieqin for ptc on 20200824 */
  41. /* pwm channel for pwm mode */
  42. enum ptc_pwm_num {
  43. PTC_PWM_NONE = -1,
  44. PTC_PWM_0 = 0,
  45. PTC_PWM_1,
  46. PTC_PWM_2,
  47. PTC_PWM_3,
  48. PTC_PWM_NUM,
  49. };
  50. /* end */
  51. struct sifive_gpio_regs
  52. {
  53. volatile uint32_t INPUT_VAL; /* 0x0000 */
  54. volatile uint32_t INPUT_EN; /* 0x0004 */
  55. volatile uint32_t OUTPUT_VAL; /* 0x0008 */
  56. volatile uint32_t OUTPUT_EN; /* 0x000C */
  57. volatile uint32_t PUE; /* 0x0010 */
  58. volatile uint32_t DS; /* 0x0014 */
  59. volatile uint32_t RISE_IE; /* 0x0018 */
  60. volatile uint32_t RISE_IP; /* 0x001C */
  61. volatile uint32_t FALL_IE; /* 0x0020 */
  62. volatile uint32_t FALL_IP; /* 0x0024 */
  63. volatile uint32_t HIGH_IE; /* 0x0028 */
  64. volatile uint32_t HIGH_IP; /* 0x002C */
  65. volatile uint32_t LOW_IE; /* 0x0030 */
  66. volatile uint32_t LOW_IP; /* 0x0034 */
  67. volatile uint32_t reserved0; /* 0x0038 */
  68. volatile uint32_t reserved1; /* 0x003C */
  69. volatile uint32_t OUT_XOR; /* 0x0040 */
  70. };
  71. #define SET_SPI_GPIO_TEST
  72. #ifdef SET_SPI_GPIO_TEST
  73. #define SET_SPI_GPIO(id,sdo,sdi,sclk,cs) { \
  74. SET_GPIO_##sdo##_dout_spi##id##_pad_txd; \
  75. SET_GPIO_##sdo##_doen_LOW; \
  76. SET_GPIO_spi##id##_pad_rxd(sdi); \
  77. SET_GPIO_##sdi##_doen_HIGH; \
  78. SET_GPIO_##sclk##_dout_spi##id##_pad_sck_out; \
  79. SET_GPIO_##sclk##_doen_LOW; \
  80. SET_GPIO_##cs##_dout_spi##id##_pad_ss_0_n; \
  81. SET_GPIO_##cs##_doen_LOW; \
  82. }
  83. #endif
  84. #define INIT_FUNC_DEF(name) \
  85. static void _##name##_init(void)
  86. #define INIT_FUNC_CALL(name) \
  87. _##name##_init()
  88. struct sifive_gpio_regs *g_aloe_gpio = (struct sifive_gpio_regs *) SIFIVE_BASE_GPIO;
  89. void _delay(unsigned int cycles)
  90. {
  91. unsigned int i;
  92. for(i = 0; i < cycles; i++);
  93. }
  94. static uint32_t gpio_ctrl_base = 0;
  95. static uint32_t get_gpio_ctrl_base(void)
  96. {
  97. if (!gpio_ctrl_base) {
  98. int function;
  99. _GET_SYSCON_REG_register104_SCFG_io_padshare_sel(function);
  100. uint32_t FUNCTION_GPIO_CTRL_BASE[] = {
  101. syscon_iopad_ctrl_register0_REG_ADDR, //_SET_SYSCON_REG_register0_SCFG_gpio_pad_ctrl_0
  102. syscon_iopad_ctrl_register0_REG_ADDR, //_SET_SYSCON_REG_register0_SCFG_gpio_pad_ctrl_0
  103. syscon_iopad_ctrl_register68_REG_ADDR, //_SET_SYSCON_REG_register68_SCFG_funcshare_pad_ctrl_36
  104. syscon_iopad_ctrl_register67_REG_ADDR, //_SET_SYSCON_REG_register67_SCFG_funcshare_pad_ctrl_34
  105. syscon_iopad_ctrl_register32_REG_ADDR, //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
  106. syscon_iopad_ctrl_register32_REG_ADDR, //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
  107. syscon_iopad_ctrl_register32_REG_ADDR, //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
  108. };
  109. gpio_ctrl_base = FUNCTION_GPIO_CTRL_BASE[function];
  110. debug("function: %d, gpio_ctrl_base: %08x\n", function, gpio_ctrl_base);
  111. }
  112. return gpio_ctrl_base;
  113. }
  114. void sys_set_gpio_iocfg(int pad, uint16_t val)
  115. {
  116. uint32_t reg_n = pad>>1;
  117. uint32_t reg_addr = get_gpio_ctrl_base() + (reg_n<<2);
  118. uint32_t reg_val_old = readl(reg_addr);
  119. uint32_t reg_val_new = reg_val_old;
  120. if (pad&1) {
  121. reg_val_new &= ~(0xffff<<16);
  122. reg_val_new |= (uint32_t)val<<16;
  123. } else {
  124. reg_val_new &= ~(0xffff<<0);
  125. reg_val_new |= (uint32_t)val<<0;
  126. }
  127. if (reg_val_old != reg_val_new) {
  128. debug("set gpio%d iocfg(@%08x): %08x -> %08x\n", pad, reg_addr, reg_val_old, reg_val_new);
  129. writel(reg_val_new, reg_addr);
  130. }
  131. }
  132. uint16_t sys_get_gpio_iocfg(int pad)
  133. {
  134. uint32_t reg_n = pad>>1;
  135. uint32_t reg_addr = get_gpio_ctrl_base() + (reg_n<<2);
  136. uint32_t reg_val = readl(reg_addr);
  137. uint16_t iocfg = (reg_val >> ((pad & 1) ? 16 : 0)) & 0xffff;
  138. return iocfg;
  139. }
  140. static void sys_funcshare_io_input_en(void)
  141. {
  142. uint32_t function;
  143. gpio_ctrl_base = 0;
  144. _GET_SYSCON_REG_register104_SCFG_io_padshare_sel(function);
  145. if (function != 0) {
  146. const uint16_t IO_INPUT_EN = BIT(7)|BIT(6); /* [7]input_enable | [6]schemit_input_enable */
  147. const int GPIO_NUM = 64;
  148. uint16_t io_cfg;
  149. int i;
  150. for (i = 0; i < GPIO_NUM; i++) {
  151. io_cfg = sys_get_gpio_iocfg(i);
  152. if ((io_cfg & IO_INPUT_EN) != IO_INPUT_EN) {
  153. debug("funcshare pad %d: input enable\n", i);
  154. sys_set_gpio_iocfg(i, io_cfg|IO_INPUT_EN);
  155. }
  156. }
  157. }
  158. }
  159. /* end */
  160. INIT_FUNC_DEF(wave511)
  161. {
  162. _ENABLE_CLOCK_clk_vdec_axi_;
  163. _ENABLE_CLOCK_clk_vdecbrg_mainclk_;
  164. _ENABLE_CLOCK_clk_vdec_bclk_;
  165. _ENABLE_CLOCK_clk_vdec_cclk_;
  166. _ENABLE_CLOCK_clk_vdec_apb_;
  167. _CLEAR_RESET_rstgen_rstn_vdecbrg_main_;
  168. _CLEAR_RESET_rstgen_rstn_vdec_axi_;
  169. _CLEAR_RESET_rstgen_rstn_vdec_bclk_;
  170. _CLEAR_RESET_rstgen_rstn_vdec_cclk_;
  171. _CLEAR_RESET_rstgen_rstn_vdec_apb_;
  172. }
  173. INIT_FUNC_DEF(gc300)
  174. {
  175. _SET_SYSCON_REG_register20_u0_syscon_162_SCFG_gc300_csys_req(1);
  176. //nic and noc associate clk rst
  177. _ENABLE_CLOCK_clk_jpeg_axi_;
  178. _ENABLE_CLOCK_clk_jpcgc300_mainclk_;
  179. _ENABLE_CLOCK_clk_vdecbrg_mainclk_;
  180. udelay(2000);
  181. //gc300 clk and rst
  182. _ENABLE_CLOCK_clk_gc300_2x_;
  183. _ENABLE_CLOCK_clk_gc300_ahb_;
  184. _ENABLE_CLOCK_clk_gc300_axi_;
  185. _CLEAR_RESET_rstgen_rstn_gc300_2x_;
  186. _CLEAR_RESET_rstgen_rstn_gc300_axi_;
  187. _CLEAR_RESET_rstgen_rstn_gc300_ahb_;
  188. udelay(2000);
  189. //nic and noc associate clk rst;
  190. _CLEAR_RESET_rstgen_rstn_jpeg_axi_;
  191. _CLEAR_RESET_rstgen_rstn_jpcgc300_main_;
  192. _CLEAR_RESET_rstgen_rstn_vdecbrg_main_;
  193. }
  194. INIT_FUNC_DEF(codaj21)
  195. {
  196. _ENABLE_CLOCK_clk_jpeg_axi_;
  197. _ENABLE_CLOCK_clk_jpeg_cclk_;
  198. _ENABLE_CLOCK_clk_jpeg_apb_;
  199. _CLEAR_RESET_rstgen_rstn_jpeg_axi_;
  200. _CLEAR_RESET_rstgen_rstn_jpeg_cclk_;
  201. _CLEAR_RESET_rstgen_rstn_jpeg_apb_;
  202. }
  203. INIT_FUNC_DEF(nvdla)
  204. {
  205. _SET_SYSCON_REG_register16_SCFG_nbdla_clkgating_en(1);
  206. _ENABLE_CLOCK_clk_dla_bus_;
  207. _ENABLE_CLOCK_clk_dla_axi_;
  208. _ENABLE_CLOCK_clk_dlanoc_axi_;
  209. _ENABLE_CLOCK_clk_dla_apb_;
  210. _ENABLE_CLOCK_clk_nnenoc_axi_;
  211. _ENABLE_CLOCK_clk_dlaslv_axi_;
  212. _CLEAR_RESET_rstgen_rstn_dla_axi_;
  213. _CLEAR_RESET_rstgen_rstn_dlanoc_axi_;
  214. _CLEAR_RESET_rstgen_rstn_dla_apb_;
  215. _CLEAR_RESET_rstgen_rstn_nnenoc_axi_;
  216. _CLEAR_RESET_rstgen_rstn_dlaslv_axi_;
  217. }
  218. INIT_FUNC_DEF(wave521)
  219. {
  220. _ENABLE_CLOCK_clk_venc_axi_;
  221. _ENABLE_CLOCK_clk_vencbrg_mainclk_;
  222. _ENABLE_CLOCK_clk_venc_bclk_;
  223. _ENABLE_CLOCK_clk_venc_cclk_;
  224. _ENABLE_CLOCK_clk_venc_apb_;
  225. _CLEAR_RESET_rstgen_rstn_venc_axi_;
  226. _CLEAR_RESET_rstgen_rstn_vencbrg_main_;
  227. _CLEAR_RESET_rstgen_rstn_venc_bclk_;
  228. _CLEAR_RESET_rstgen_rstn_venc_cclk_;
  229. _CLEAR_RESET_rstgen_rstn_venc_apb_;
  230. }
  231. INIT_FUNC_DEF(gmac)
  232. {
  233. /*phy must use gpio to hardware reset*/
  234. _ENABLE_CLOCK_clk_gmac_ahb_;
  235. _ENABLE_CLOCK_clk_gmac_ptp_refclk_;
  236. _ENABLE_CLOCK_clk_gmac_gtxclk_;
  237. _ASSERT_RESET_rstgen_rstn_gmac_ahb_;
  238. _CLEAR_RESET_rstgen_rstn_gmac_ahb_;
  239. _SET_SYSCON_REG_register89_SCFG_funcshare_pad_ctrl_57(0x00c30080);
  240. _SET_SYSCON_REG_register90_SCFG_funcshare_pad_ctrl_58(0x00030080);
  241. _SET_SYSCON_REG_register91_SCFG_funcshare_pad_ctrl_59(0x00030003);
  242. _SET_SYSCON_REG_register92_SCFG_funcshare_pad_ctrl_60(0x00030003);
  243. _SET_SYSCON_REG_register93_SCFG_funcshare_pad_ctrl_61(0x00030003);
  244. _SET_SYSCON_REG_register94_SCFG_funcshare_pad_ctrl_62(0x00030003);
  245. _SET_SYSCON_REG_register95_SCFG_funcshare_pad_ctrl_63(0x0c800003);
  246. _SET_SYSCON_REG_register96_SCFG_funcshare_pad_ctrl_64(0x008000c0);
  247. _SET_SYSCON_REG_register97_SCFG_funcshare_pad_ctrl_65(0x00c000c0);
  248. _SET_SYSCON_REG_register98_SCFG_funcshare_pad_ctrl_66(0x00c000c0);
  249. _SET_SYSCON_REG_register99_SCFG_funcshare_pad_ctrl_67(0x00c000c0);
  250. _SET_SYSCON_REG_register100_SCFG_funcshare_pad_ctrl_68(0x00c000c0);
  251. _SET_SYSCON_REG_register101_SCFG_funcshare_pad_ctrl_69(0x00c000c0);
  252. _SET_SYSCON_REG_register102_SCFG_funcshare_pad_ctrl_70(0x00c000c0);
  253. #if 0
  254. SET_GPIO_45_doen_LOW;
  255. SET_GPIO_45_dout_HIGH;
  256. udelay(1000);
  257. SET_GPIO_45_dout_LOW;
  258. udelay(1000);
  259. SET_GPIO_45_dout_HIGH;
  260. #endif
  261. _SET_SYSCON_REG_register28_SCFG_gmac_phy_intf_sel(0x1);//rgmii
  262. _DIVIDE_CLOCK_clk_gmac_gtxclk_(4); //1000M clk
  263. _SET_SYSCON_REG_register49_SCFG_gmac_gtxclk_dlychain_sel(0x4);
  264. }
  265. INIT_FUNC_DEF(nne50)
  266. {
  267. // fix nne50 ram scan fail issue
  268. _SWITCH_CLOCK_clk_nne_bus_SOURCE_clk_cpu_axi_;
  269. _ENABLE_CLOCK_clk_nne_ahb_;
  270. _ENABLE_CLOCK_clk_nne_axi_;
  271. _ENABLE_CLOCK_clk_nnenoc_axi_ ;
  272. _CLEAR_RESET_rstgen_rstn_nne_ahb_ ;
  273. _CLEAR_RESET_rstgen_rstn_nne_axi_ ;
  274. _CLEAR_RESET_rstgen_rstn_nnenoc_axi_ ;
  275. }
  276. INIT_FUNC_DEF(vp6)
  277. {
  278. _ASSERT_RESET_rstgen_rst_vp6_DReset_;
  279. _ASSERT_RESET_rstgen_rst_vp6_Breset_;
  280. _ENABLE_CLOCK_clk_vp6_core_ ;
  281. _ENABLE_CLOCK_clk_vp6_axi_ ;
  282. }
  283. INIT_FUNC_DEF(noc)
  284. {
  285. }
  286. INIT_FUNC_DEF(syscon)
  287. {
  288. }
  289. INIT_FUNC_DEF(gpio)
  290. {
  291. _ENABLE_CLOCK_clk_gpio_apb_;
  292. _CLEAR_RESET_rstgen_rstn_gpio_apb_;
  293. }
  294. INIT_FUNC_DEF(audio_subsys)
  295. {
  296. _ENABLE_CLOCK_clk_audio_root_;
  297. _ENABLE_CLOCK_clk_audio_12288_;
  298. _ENABLE_CLOCK_clk_audio_src_;
  299. _ENABLE_CLOCK_clk_audio_12288_;
  300. _ENABLE_CLOCK_clk_dma1p_ahb_;
  301. _CLEAR_RESET_audio_rst_gen_rstn_apb_bus_;
  302. _CLEAR_RESET_audio_rst_gen_rstn_dma1p_ahb_;
  303. }
  304. INIT_FUNC_DEF(i2srx_3ch)
  305. {
  306. _ENABLE_CLOCK_clk_adc_mclk_;
  307. _ENABLE_CLOCK_clk_apb_i2sadc_;
  308. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sadc_;
  309. _CLEAR_RESET_audio_rst_gen_rstn_i2sadc_srst_;
  310. }
  311. INIT_FUNC_DEF(pdm)
  312. {
  313. _DIVIDE_CLOCK_clk_audio_root_(2);
  314. _DIVIDE_CLOCK_clk_audio_div_(0x4528);
  315. _ASSERT_RESET_audio_rst_gen_rstn_apb_pdm_;
  316. _DIVIDE_CLOCK_clk_pdm_mclk_(6);
  317. _SWITCH_CLOCK_clk_pdm_mclk_SOURCE_clk_audio_src_;
  318. //_SWITCH_CLOCK_clk_pdm_mclk_SOURCE_clk_audio_12288_;
  319. _ENABLE_CLOCK_clk_apb_pdm_;
  320. _ENABLE_CLOCK_clk_pdm_mclk_;
  321. _CLEAR_RESET_audio_rst_gen_rstn_apb_pdm_;
  322. SET_GPIO_46_dout_dmic_clk_out;
  323. SET_GPIO_46_doen_LOW;
  324. SET_GPIO_dmic_sdin_bit0(44);
  325. SET_GPIO_dmic_sdin_bit1(22);
  326. SET_GPIO_44_doen_HIGH;
  327. SET_GPIO_22_doen_HIGH;
  328. }
  329. INIT_FUNC_DEF(i2svad)
  330. {
  331. _ENABLE_CLOCK_clk_apb_i2svad_ ;
  332. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2svad_ ;
  333. _CLEAR_RESET_audio_rst_gen_rstn_i2svad_srst_ ;
  334. }
  335. INIT_FUNC_DEF(pmd2vad)
  336. {
  337. _SET_SYSCON_REG_SCFG_sram_config0_vad(0);
  338. _ENABLE_CLOCK_clk_adc_mclk_;
  339. _ENABLE_CLOCK_clk_apb_i2svad_;
  340. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2svad_;
  341. _CLEAR_RESET_audio_rst_gen_rstn_i2svad_srst_;
  342. _SET_SYSCON_REG_SCFG_ctrl_i2sadc_enable;
  343. _SET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d0_sel(AUDIO_IN_PDM_SD0);
  344. _DIVIDE_CLOCK_clk_adc_mclk_(0x3);
  345. _SWITCH_CLOCK_clk_adc_mclk_SOURCE_clk_audio_src_;
  346. _DIVIDE_CLOCK_clk_i2sadc_bclk_(0x8);
  347. _SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_adc_mclk_;
  348. _DIVIDE_CLOCK_clk_i2sadc_lrclk_(0x20);
  349. _SWITCH_CLOCK_clk_i2sadc_lrclk_SOURCE_clk_i2sadc_bclk_n_;
  350. _ENABLE_CLOCK_clk_apb_i2sadc_;
  351. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sadc_;
  352. _CLEAR_RESET_audio_rst_gen_rstn_i2sadc_srst_;
  353. _SWITCH_CLOCK_clk_vad_mem_SOURCE_clk_i2svad_bclk_;
  354. }
  355. INIT_FUNC_DEF(spdif)
  356. {
  357. _DIVIDE_CLOCK_clk_audio_root_(2);
  358. _DIVIDE_CLOCK_clk_audio_div_(0x4528);
  359. _ENABLE_CLOCK_clk_apb_spdif_;
  360. _SWITCH_CLOCK_clk_spdif_SOURCE_clk_audio_src_;
  361. //_SWITCH_CLOCK_clk_spdif_SOURCE_clk_audio_12288_;
  362. _ENABLE_CLOCK_clk_spdif_;
  363. _DIVIDE_CLOCK_clk_spdif_(1);
  364. _CLEAR_RESET_audio_rst_gen_rstn_apb_spdif_;
  365. //tx
  366. #if 1
  367. SET_GPIO_46_dout_spdif_tx_sdout;
  368. SET_GPIO_46_doen_LOW;
  369. #else
  370. //rx
  371. _SET_SYSCON_REG_SCFG_sram_config0_spdif(0x17);
  372. SET_GPIO_spdif_rx_sdin(46);
  373. #endif
  374. }
  375. INIT_FUNC_DEF(pwmdac)
  376. {
  377. #if 1
  378. /* audio src clk */
  379. _DIVIDE_CLOCK_clk_audio_root_(2); //500M
  380. _DIVIDE_CLOCK_clk_audio_div_(0x4528); // 500M/12.28M =40.69 :0x4528 out:12.28M
  381. _ASSERT_RESET_audio_rst_gen_rstn_apb_pwmdac_;
  382. _DISABLE_CLOCK_clk_apb_pwmdac_;
  383. _DIVIDE_CLOCK_clk_dac_mclk_(3); //out:4M
  384. _SWITCH_CLOCK_clk_dac_mclk_SOURCE_clk_audio_src_;
  385. _ENABLE_CLOCK_clk_dac_mclk_;
  386. _ENABLE_CLOCK_clk_apb_pwmdac_;
  387. _CLEAR_RESET_audio_rst_gen_rstn_apb_pwmdac_;
  388. #else
  389. /* pwmdac reset and clkgen */
  390. _SWITCH_CLOCK_clk_dac_mclk_SOURCE_clk_audio_12288_;
  391. _DIVIDE_CLOCK_clk_dac_mclk_(3); //out :4M
  392. _ENABLE_CLOCK_clk_dac_mclk_;
  393. _ENABLE_CLOCK_clk_apb_pwmdac_;
  394. _CLEAR_RESET_audio_rst_gen_rstn_apb_pwmdac_;
  395. #endif
  396. SET_GPIO_23_dout_pwmdac_left_out;
  397. SET_GPIO_23_doen_LOW;
  398. SET_GPIO_24_dout_pwmdac_right_out;
  399. SET_GPIO_24_doen_LOW;
  400. }
  401. INIT_FUNC_DEF(i2sdac0)
  402. {
  403. _ENABLE_CLOCK_clk_dac_mclk_;
  404. _SWITCH_CLOCK_clk_i2sdac_bclk_SOURCE_clk_dac_mclk_;
  405. _DIVIDE_CLOCK_clk_i2sdac_bclk_(1);
  406. _SWITCH_CLOCK_clk_i2sdac_lrclk_SOURCE_clk_i2sdac_bclk_n_;
  407. _DIVIDE_CLOCK_clk_i2sdac_lrclk_(1);
  408. _ENABLE_CLOCK_clk_apb_i2sdac_;
  409. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac_;
  410. _CLEAR_RESET_audio_rst_gen_rstn_i2sdac_srst_;
  411. //for wm8960 i2sdac0
  412. SET_GPIO_i2stx_bclk_in(45);
  413. SET_GPIO_45_doen_HIGH;
  414. SET_GPIO_i2stx_lrck_in(3);
  415. SET_GPIO_3_doen_HIGH;
  416. SET_GPIO_0_dout_i2stx_sdout0;
  417. SET_GPIO_0_doen_LOW;
  418. _SWITCH_CLOCK_clk_i2sdac_bclk_SOURCE_clk_i2sdac_bclk_iopad_;
  419. _SWITCH_CLOCK_clk_i2sdac_lrclk_SOURCE_clk_i2sdac_lrclk_iopad_;
  420. }
  421. INIT_FUNC_DEF(i2sdac1)
  422. {
  423. //vic_i2s1_reset_clk_enable;
  424. _SWITCH_CLOCK_clk_i2s1_mclk_SOURCE_clk_audio_12288_;
  425. _ENABLE_CLOCK_clk_i2s1_mclk_;
  426. _DIVIDE_CLOCK_clk_i2s1_mclk_(3); //16k
  427. _SWITCH_CLOCK_clk_i2s1_bclk_SOURCE_clk_i2s1_mclk_;
  428. _DIVIDE_CLOCK_clk_i2s1_bclk_(1);
  429. _SWITCH_CLOCK_clk_i2s1_lrclk_SOURCE_clk_i2s1_bclk_;
  430. _DIVIDE_CLOCK_clk_i2s1_lrclk_(1);
  431. _ENABLE_CLOCK_clk_apb_i2s1_;
  432. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2s1_;
  433. _CLEAR_RESET_audio_rst_gen_rstn_i2s1_srst_;
  434. //for wm8960 i2sdac1
  435. SET_GPIO_i2stx_bclk_in(45);
  436. SET_GPIO_45_doen_HIGH;
  437. SET_GPIO_i2stx_lrck_in(3);
  438. SET_GPIO_3_doen_HIGH;
  439. SET_GPIO_0_dout_i2stx_sdout1;
  440. SET_GPIO_0_doen_LOW;
  441. _SWITCH_CLOCK_clk_i2s1_bclk_SOURCE_clk_i2sdac_bclk_iopad_;
  442. _SWITCH_CLOCK_clk_i2s1_lrclk_SOURCE_clk_i2sdac_lrclk_iopad_;
  443. }
  444. INIT_FUNC_DEF(i2sdac16k)
  445. {
  446. _ENABLE_CLOCK_clk_apb_i2sdac16k_;
  447. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac16k_;
  448. _CLEAR_RESET_audio_rst_gen_rstn_i2sdac16k_srst_;
  449. }
  450. INIT_FUNC_DEF(pdm2i2s)
  451. {
  452. _SWITCH_CLOCK_clk_adc_mclk_SOURCE_clk_audio_src_;
  453. _DIVIDE_CLOCK_clk_adc_mclk_(4);//3M
  454. _DIVIDE_CLOCK_clk_i2sadc_bclk_(2);
  455. _SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_adc_mclk_;
  456. _DIVIDE_CLOCK_clk_i2sadc_lrclk_(32);
  457. _SWITCH_CLOCK_clk_i2sadc_lrclk_SOURCE_clk_i2sadc_bclk_n_;
  458. _SET_SYSCON_REG_SCFG_ctrl_i2sadc_enable;
  459. _SET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d0_sel(AUDIO_IN_PDM_SD0);
  460. }
  461. INIT_FUNC_DEF(i2sgpiorx)
  462. {
  463. _DIVIDE_CLOCK_clk_i2sadc_bclk_(1);
  464. _DIVIDE_CLOCK_clk_i2sadc_lrclk_(1);
  465. _SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_i2sadc_bclk_iopad_;
  466. _SWITCH_CLOCK_clk_i2sadc_lrclk_SOURCE_clk_i2sadc_lrclk_iopad_;
  467. _SET_SYSCON_REG_SCFG_ctrl_i2sadc_enable;
  468. _SET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d0_sel(AUDIO_IN_SPIO_SD0);
  469. }
  470. INIT_FUNC_DEF(usb)
  471. {
  472. _ENABLE_CLOCK_clk_usb_axi_;
  473. _ENABLE_CLOCK_clk_usbphy_125m_;
  474. _ENABLE_CLOCK_clk_usb_lpm_clk_predft_;
  475. _ENABLE_CLOCK_clk_usb_stb_clk_predft_;
  476. _ENABLE_CLOCK_clk_apb_usb_;
  477. _CLEAR_RESET_rstgen_rstn_usb_axi_;
  478. _CLEAR_RESET_audio_rst_gen_rstn_apb_usb_;
  479. _CLEAR_RESET_audio_rst_gen_rst_axi_usb_;
  480. _CLEAR_RESET_audio_rst_gen_rst_usb_pwrup_rst_n_;
  481. _CLEAR_RESET_audio_rst_gen_rst_usb_PONRST_;
  482. /* for host */
  483. SET_GPIO_usb_over_current(-1);
  484. /* config strap */
  485. _SET_SYSCON_REG_SCFG_usb0_mode_strap(0x2);
  486. _SET_SYSCON_REG_SCFG_usb7_PLL_EN(0x1);
  487. _SET_SYSCON_REG_SCFG_usb7_U3_EQ_EN(0x1);
  488. _SET_SYSCON_REG_SCFG_usb7_U3_SSRX_SEL(0x1);
  489. _SET_SYSCON_REG_SCFG_usb7_U3_SSTX_SEL(0x1);
  490. _SET_SYSCON_REG_SCFG_usb3_utmi_iddig(0x1);
  491. }
  492. INIT_FUNC_DEF(sgdma1p)
  493. {
  494. _CLEAR_RESET_audio_rst_gen_rstn_apb_bus_;
  495. _ENABLE_CLOCK_clk_sgdma1p_axi_;
  496. _ENABLE_CLOCK_clk_dma1p_ahb_;
  497. _CLEAR_RESET_rstgen_rstn_sgdma1p_axi_;
  498. _CLEAR_RESET_audio_rst_gen_rstn_dma1p_ahb_;
  499. }
  500. INIT_FUNC_DEF(qspi)
  501. {
  502. _ENABLE_CLOCK_clk_qspi_ahb_;
  503. _ENABLE_CLOCK_clk_qspi_apb_;
  504. _ENABLE_CLOCK_clk_qspi_refclk_;
  505. _CLEAR_RESET_rstgen_rstn_qspi_ahb_;
  506. _CLEAR_RESET_rstgen_rstn_qspi_core_;
  507. _CLEAR_RESET_rstgen_rstn_qspi_apb_;
  508. }
  509. INIT_FUNC_DEF(sgdma2p)
  510. {
  511. _ENABLE_CLOCK_clk_dma2pnoc_axi_;
  512. _ENABLE_CLOCK_clk_sgdma2p_axi_;
  513. _ENABLE_CLOCK_clk_sgdma2p_ahb_;
  514. _CLEAR_RESET_rstgen_rstn_sgdma2p_ahb_;
  515. _CLEAR_RESET_rstgen_rstn_sgdma2p_axi_;
  516. _CLEAR_RESET_rstgen_rstn_dma2pnoc_aix_;
  517. _SET_SYSCON_REG_register26_SCFG_dma1p2p_sel(0xFFFFFFFF);
  518. }
  519. INIT_FUNC_DEF(sdio0)
  520. {
  521. _ENABLE_CLOCK_clk_sdio0_ahb_;
  522. _ENABLE_CLOCK_clk_sdio0_cclkint_;
  523. _CLEAR_RESET_rstgen_rstn_sdio0_ahb_;
  524. SET_GPIO_sdio0_pad_card_detect_n(55);
  525. SET_GPIO_55_doen_HIGH;
  526. SET_GPIO_54_dout_sdio0_pad_cclk_out;
  527. SET_GPIO_54_doen_LOW;
  528. SET_GPIO_53_doen_reverse_(1);
  529. SET_GPIO_53_doen_sdio0_pad_ccmd_oe;
  530. SET_GPIO_53_dout_sdio0_pad_ccmd_out;
  531. SET_GPIO_sdio0_pad_ccmd_in(53);
  532. _SET_SYSCON_REG_register58_SCFG_funcshare_pad_ctrl_26(0x00c000c0);
  533. SET_GPIO_49_doen_reverse_(1);
  534. SET_GPIO_50_doen_reverse_(1);
  535. SET_GPIO_51_doen_reverse_(1);
  536. SET_GPIO_52_doen_reverse_(1);
  537. SET_GPIO_49_doen_sdio0_pad_cdata_oe_bit0;
  538. SET_GPIO_49_dout_sdio0_pad_cdata_out_bit0;
  539. SET_GPIO_sdio0_pad_cdata_in_bit0(49);
  540. _SET_SYSCON_REG_register56_SCFG_funcshare_pad_ctrl_24(0x00c000c0);
  541. SET_GPIO_50_doen_sdio0_pad_cdata_oe_bit1;
  542. SET_GPIO_50_dout_sdio0_pad_cdata_out_bit1;
  543. SET_GPIO_sdio0_pad_cdata_in_bit1(50);
  544. SET_GPIO_51_doen_sdio0_pad_cdata_oe_bit2;
  545. SET_GPIO_51_dout_sdio0_pad_cdata_out_bit2;
  546. SET_GPIO_sdio0_pad_cdata_in_bit2(51);
  547. _SET_SYSCON_REG_register57_SCFG_funcshare_pad_ctrl_25(0x00c000c0);
  548. SET_GPIO_52_doen_sdio0_pad_cdata_oe_bit3;
  549. SET_GPIO_52_dout_sdio0_pad_cdata_out_bit3;
  550. SET_GPIO_sdio0_pad_cdata_in_bit3(52);
  551. _SET_SYSCON_REG_register58_SCFG_funcshare_pad_ctrl_26(0x00c000c0);
  552. }
  553. INIT_FUNC_DEF(sdio1)
  554. {
  555. _ENABLE_CLOCK_clk_sdio1_ahb_;
  556. _ENABLE_CLOCK_clk_sdio1_cclkint_;
  557. _CLEAR_RESET_rstgen_rstn_sdio1_ahb_;
  558. SET_GPIO_33_dout_sdio1_pad_cclk_out;
  559. SET_GPIO_33_doen_LOW;
  560. SET_GPIO_29_doen_reverse_(1);
  561. SET_GPIO_29_doen_sdio1_pad_ccmd_oe;
  562. SET_GPIO_29_dout_sdio1_pad_ccmd_out;
  563. SET_GPIO_sdio1_pad_ccmd_in(29);
  564. SET_GPIO_36_doen_reverse_(1);
  565. SET_GPIO_30_doen_reverse_(1);
  566. SET_GPIO_34_doen_reverse_(1);
  567. SET_GPIO_31_doen_reverse_(1);
  568. SET_GPIO_36_doen_sdio1_pad_cdata_oe_bit0;
  569. SET_GPIO_36_dout_sdio1_pad_cdata_out_bit0;
  570. SET_GPIO_sdio1_pad_cdata_in_bit0(36);
  571. SET_GPIO_30_doen_sdio1_pad_cdata_oe_bit1;
  572. SET_GPIO_30_dout_sdio1_pad_cdata_out_bit1;
  573. SET_GPIO_sdio1_pad_cdata_in_bit1(30);
  574. SET_GPIO_34_doen_sdio1_pad_cdata_oe_bit2;
  575. SET_GPIO_34_dout_sdio1_pad_cdata_out_bit2;
  576. SET_GPIO_sdio1_pad_cdata_in_bit2(34);
  577. SET_GPIO_31_doen_sdio1_pad_cdata_oe_bit3;
  578. SET_GPIO_31_dout_sdio1_pad_cdata_out_bit3;
  579. SET_GPIO_sdio1_pad_cdata_in_bit3(31);
  580. }
  581. INIT_FUNC_DEF(spi2ahb)
  582. {
  583. _ENABLE_CLOCK_clk_spi2ahb_ahb_;
  584. _ENABLE_CLOCK_clk_spi2ahb_core_;
  585. _CLEAR_RESET_rstgen_rstn_spi2ahb_ahb_;
  586. _CLEAR_RESET_rstgen_rstn_spi2ahb_core_;
  587. }
  588. INIT_FUNC_DEF(ezmaster)
  589. {
  590. _ENABLE_CLOCK_clk_ezmaster_ahb_;
  591. _CLEAR_RESET_rstgen_rstn_ezmaster_ahb_;
  592. }
  593. INIT_FUNC_DEF(secengine)
  594. {
  595. _ENABLE_CLOCK_clk_sec_ahb_;
  596. _ENABLE_CLOCK_clk_aes_clk_;
  597. _ENABLE_CLOCK_clk_sha_clk_;
  598. _ENABLE_CLOCK_clk_pka_clk_;
  599. _CLEAR_RESET_rstgen_rstn_sec_ahb_;
  600. _CLEAR_RESET_rstgen_rstn_aes_;
  601. _CLEAR_RESET_rstgen_rstn_pka_;
  602. _CLEAR_RESET_rstgen_rstn_sha_;
  603. }
  604. INIT_FUNC_DEF(uart0)
  605. {
  606. _ENABLE_CLOCK_clk_uart0_apb_;
  607. _ENABLE_CLOCK_clk_uart0_core_;
  608. _CLEAR_RESET_rstgen_rstn_uart0_apb_;
  609. _CLEAR_RESET_rstgen_rstn_uart0_core_;
  610. SET_GPIO_uart0_pad_sin(40);//FPGA_UART0_RXD);
  611. SET_GPIO_40_doen_HIGH;
  612. SET_GPIO_41_dout_uart0_pad_sout;
  613. SET_GPIO_41_doen_LOW;
  614. SET_GPIO_42_dout_uart0_pad_rtsn;
  615. SET_GPIO_42_doen_LOW;
  616. SET_GPIO_uart0_pad_ctsn(39);//FPGA_UART0_CTSN);
  617. SET_GPIO_39_doen_HIGH;
  618. SET_GPIO_35_doen_LOW;
  619. SET_GPIO_35_dout_HIGH;
  620. }
  621. INIT_FUNC_DEF(uart1)
  622. {
  623. _ENABLE_CLOCK_clk_uart1_apb_;
  624. _ENABLE_CLOCK_clk_uart1_core_;
  625. _CLEAR_RESET_rstgen_rstn_uart1_apb_;
  626. _CLEAR_RESET_rstgen_rstn_uart1_core_;
  627. }
  628. INIT_FUNC_DEF(spi0)
  629. {
  630. _ENABLE_CLOCK_clk_spi0_apb_;
  631. _ENABLE_CLOCK_clk_spi0_core_;
  632. _CLEAR_RESET_rstgen_rstn_spi0_apb_;
  633. _CLEAR_RESET_rstgen_rstn_spi0_core_;
  634. }
  635. INIT_FUNC_DEF(spi1)
  636. {
  637. _ENABLE_CLOCK_clk_spi1_apb_;
  638. _ENABLE_CLOCK_clk_spi1_core_;
  639. _CLEAR_RESET_rstgen_rstn_spi1_apb_;
  640. _CLEAR_RESET_rstgen_rstn_spi1_core_;
  641. }
  642. INIT_FUNC_DEF(i2c0)
  643. {
  644. _ENABLE_CLOCK_clk_i2c0_apb_;
  645. _ENABLE_CLOCK_clk_i2c0_core_;
  646. _CLEAR_RESET_rstgen_rstn_i2c0_apb_;
  647. _CLEAR_RESET_rstgen_rstn_i2c0_core_;
  648. SET_GPIO_62_dout_LOW;
  649. SET_GPIO_61_dout_LOW;
  650. SET_GPIO_62_doen_reverse_(1);
  651. SET_GPIO_61_doen_reverse_(1);
  652. SET_GPIO_62_doen_i2c0_pad_sck_oe;
  653. SET_GPIO_61_doen_i2c0_pad_sda_oe;
  654. SET_GPIO_i2c0_pad_sck_in(62);
  655. SET_GPIO_i2c0_pad_sda_in(61);
  656. }
  657. INIT_FUNC_DEF(i2c1)
  658. {
  659. _ENABLE_CLOCK_clk_i2c1_apb_;
  660. _ENABLE_CLOCK_clk_i2c1_core_;
  661. _CLEAR_RESET_rstgen_rstn_i2c1_apb_;
  662. _CLEAR_RESET_rstgen_rstn_i2c1_core_;
  663. SET_GPIO_47_dout_LOW;
  664. SET_GPIO_48_dout_LOW;
  665. SET_GPIO_47_doen_reverse_(1);
  666. SET_GPIO_48_doen_reverse_(1);
  667. SET_GPIO_47_doen_i2c1_pad_sck_oe;
  668. SET_GPIO_48_doen_i2c1_pad_sda_oe;
  669. SET_GPIO_i2c1_pad_sck_in(47);
  670. SET_GPIO_i2c1_pad_sda_in(48);
  671. }
  672. INIT_FUNC_DEF(trng)
  673. {
  674. _ENABLE_CLOCK_clk_trng_apb_;
  675. _CLEAR_RESET_rstgen_rstn_trng_apb_;
  676. }
  677. INIT_FUNC_DEF(otp)
  678. {
  679. _ENABLE_CLOCK_clk_otp_apb_;
  680. _CLEAR_RESET_rstgen_rstn_otp_apb_;
  681. }
  682. INIT_FUNC_DEF(vp6_intc)
  683. {
  684. _ENABLE_CLOCK_clk_vp6intc_apb_;
  685. _CLEAR_RESET_rstgen_rstn_vp6intc_apb_;
  686. }
  687. INIT_FUNC_DEF(spi2)
  688. {
  689. _ENABLE_CLOCK_clk_spi2_apb_;
  690. _ENABLE_CLOCK_clk_spi2_core_;
  691. _CLEAR_RESET_rstgen_rstn_spi2_apb_;
  692. _CLEAR_RESET_rstgen_rstn_spi2_core_;
  693. #ifdef SET_SPI_GPIO_TEST
  694. /* Modifying the GPIO interface of SPI2 */
  695. SET_SPI_GPIO(2,18,16,12,15);
  696. #endif
  697. }
  698. INIT_FUNC_DEF(spi3)
  699. {
  700. _ENABLE_CLOCK_clk_spi3_apb_;
  701. _ENABLE_CLOCK_clk_spi3_core_;
  702. _CLEAR_RESET_rstgen_rstn_spi3_apb_;
  703. _CLEAR_RESET_rstgen_rstn_spi3_core_;
  704. }
  705. INIT_FUNC_DEF(uart2)
  706. {
  707. _ENABLE_CLOCK_clk_uart2_apb_;
  708. _ENABLE_CLOCK_clk_uart2_core_;
  709. _CLEAR_RESET_rstgen_rstn_uart2_apb_;
  710. _CLEAR_RESET_rstgen_rstn_uart2_core_;
  711. }
  712. INIT_FUNC_DEF(uart3)
  713. {
  714. _ENABLE_CLOCK_clk_uart3_apb_;
  715. _ENABLE_CLOCK_clk_uart3_core_;
  716. _CLEAR_RESET_rstgen_rstn_uart3_apb_;
  717. _CLEAR_RESET_rstgen_rstn_uart3_core_;
  718. }
  719. INIT_FUNC_DEF(i2c2)
  720. {
  721. _ENABLE_CLOCK_clk_i2c2_apb_;
  722. _ENABLE_CLOCK_clk_i2c2_core_;
  723. _CLEAR_RESET_rstgen_rstn_i2c2_apb_;
  724. _CLEAR_RESET_rstgen_rstn_i2c2_core_;
  725. SET_GPIO_60_dout_LOW;
  726. SET_GPIO_59_dout_LOW;
  727. SET_GPIO_60_doen_reverse_(1);
  728. SET_GPIO_59_doen_reverse_(1);
  729. SET_GPIO_60_doen_i2c2_pad_sck_oe;
  730. SET_GPIO_59_doen_i2c2_pad_sda_oe;
  731. SET_GPIO_i2c2_pad_sck_in(60);
  732. SET_GPIO_i2c2_pad_sda_in(59);
  733. }
  734. INIT_FUNC_DEF(i2c3)
  735. {
  736. _ENABLE_CLOCK_clk_i2c3_apb_;
  737. _ENABLE_CLOCK_clk_i2c3_core_;
  738. _CLEAR_RESET_rstgen_rstn_i2c3_apb_;
  739. _CLEAR_RESET_rstgen_rstn_i2c3_core_;
  740. }
  741. INIT_FUNC_DEF(wdt)
  742. {
  743. _ENABLE_CLOCK_clk_wdtimer_apb_;
  744. _ENABLE_CLOCK_clk_wdt_coreclk_;
  745. _ASSERT_RESET_rstgen_rstn_wdtimer_apb_;
  746. _ASSERT_RESET_rstgen_rstn_wdt_;
  747. _CLEAR_RESET_rstgen_rstn_wdtimer_apb_;
  748. _CLEAR_RESET_rstgen_rstn_wdt_;
  749. }
  750. /* added by chenjieqin for ptc on 20200824 */
  751. INIT_FUNC_DEF(ptc)
  752. {
  753. /* reset clock */
  754. ptc_reset_clock();
  755. /* reset cnt */
  756. ptc_reset();
  757. }
  758. INIT_FUNC_DEF(tmp_sensor)
  759. {
  760. _DISABLE_CLOCK_clk_temp_apb_;
  761. _ASSERT_RESET_rstgen_rstn_temp_apb_;
  762. _DISABLE_CLOCK_clk_temp_sense_;
  763. _ASSERT_RESET_rstgen_rstn_temp_sense_;
  764. _ENABLE_CLOCK_clk_temp_apb_;
  765. _CLEAR_RESET_rstgen_rstn_temp_apb_;
  766. _ENABLE_CLOCK_clk_temp_sense_;
  767. _CLEAR_RESET_rstgen_rstn_temp_sense_;
  768. }
  769. INIT_FUNC_DEF(vout_subsys)
  770. {
  771. _ENABLE_CLOCK_clk_vout_src_ ;
  772. _ENABLE_CLOCK_clk_disp_axi_;
  773. _ENABLE_CLOCK_clk_dispnoc_axi_ ;
  774. _CLEAR_RESET_rstgen_rstn_vout_src_ ;
  775. _CLEAR_RESET_rstgen_rstn_disp_axi_ ;
  776. _CLEAR_RESET_rstgen_rstn_dispnoc_axi_ ;
  777. _ENABLE_CLOCK_clk_vout_apb_ ;
  778. _ENABLE_CLOCK_clk_mapconv_apb_ ;
  779. _ENABLE_CLOCK_clk_mapconv_axi_ ;
  780. _ENABLE_CLOCK_clk_disp0_axi_ ;
  781. _ENABLE_CLOCK_clk_disp1_axi_ ;
  782. _ENABLE_CLOCK_clk_lcdc_oclk_ ;
  783. _ENABLE_CLOCK_clk_lcdc_axi_ ;
  784. _ENABLE_CLOCK_clk_vpp0_axi_ ;
  785. _ENABLE_CLOCK_clk_vpp1_axi_ ;
  786. _ENABLE_CLOCK_clk_vpp2_axi_ ;
  787. _ENABLE_CLOCK_clk_pixrawout_apb_ ;
  788. _ENABLE_CLOCK_clk_pixrawout_axi_ ;
  789. _ENABLE_CLOCK_clk_csi2tx_strm0_pixclk_ ;
  790. _ENABLE_CLOCK_clk_csi2tx_strm0_apb_ ;
  791. _ENABLE_CLOCK_clk_dsi_apb_ ;
  792. _ENABLE_CLOCK_clk_dsi_sys_clk_ ;
  793. _ENABLE_CLOCK_clk_ppi_tx_esc_clk_ ;
  794. _CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_apb_ ;
  795. _CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_axi_ ;
  796. _CLEAR_RESET_vout_sys_rstgen_rstn_disp0_axi_ ;
  797. _CLEAR_RESET_vout_sys_rstgen_rstn_disp1_axi_ ;
  798. _CLEAR_RESET_vout_sys_rstgen_rstn_lcdc_oclk_ ;
  799. _CLEAR_RESET_vout_sys_rstgen_rstn_lcdc_axi_ ;
  800. _CLEAR_RESET_vout_sys_rstgen_rstn_vpp0_axi_ ;
  801. _CLEAR_RESET_vout_sys_rstgen_rstn_vpp1_axi_ ;
  802. _CLEAR_RESET_vout_sys_rstgen_rstn_vpp2_axi_ ;
  803. _CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_apb_ ;
  804. _CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_axi_ ;
  805. _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_apb_ ;
  806. _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_pix_ ;
  807. _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_tx_esc_ ;
  808. //_CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_txbyte_hs_ ;
  809. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_apb_ ;
  810. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_sys_ ;
  811. //TODO:confirm these register
  812. //_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_dpi_pix_ ;
  813. //_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_txbyte_hs_ ;
  814. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_tx_esc_ ;
  815. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_rx_esc_ ;
  816. }
  817. INIT_FUNC_DEF(lcdc)
  818. {
  819. }
  820. INIT_FUNC_DEF(pixrawout)
  821. {
  822. }
  823. INIT_FUNC_DEF(vpp0)
  824. {
  825. }
  826. INIT_FUNC_DEF(vpp1)
  827. {
  828. }
  829. INIT_FUNC_DEF(vpp2)
  830. {
  831. }
  832. INIT_FUNC_DEF(map_conv)
  833. {
  834. }
  835. INIT_FUNC_DEF(csi2tx)
  836. {
  837. }
  838. INIT_FUNC_DEF(dsitx)
  839. {
  840. }
  841. int board_ac108_init(void)
  842. {
  843. INIT_FUNC_CALL(i2srx_3ch);
  844. INIT_FUNC_CALL(i2svad);
  845. SET_GPIO_i2srx_bclk_in(45);
  846. SET_GPIO_45_doen_HIGH;
  847. #if 0
  848. SET_GPIO_i2srx_lrck_in(6);
  849. SET_GPIO_6_doen_HIGH;
  850. SET_GPIO_i2srx_sdin_bit0(8);
  851. SET_GPIO_8_doen_HIGH;
  852. #else
  853. SET_GPIO_i2srx_lrck_in(3);
  854. SET_GPIO_3_doen_HIGH;
  855. SET_GPIO_i2srx_sdin_bit0(2);
  856. SET_GPIO_2_doen_HIGH;
  857. #endif
  858. INIT_FUNC_CALL(i2sgpiorx);
  859. }
  860. int board_wm8960_init(void)
  861. {
  862. INIT_FUNC_CALL(i2srx_3ch);
  863. INIT_FUNC_CALL(i2svad);
  864. INIT_FUNC_CALL(i2sdac0);
  865. //INIT_FUNC_CALL(i2sdac1);
  866. SET_GPIO_i2srx_bclk_in(45);
  867. SET_GPIO_45_doen_HIGH;
  868. SET_GPIO_i2srx_lrck_in(3);
  869. SET_GPIO_3_doen_HIGH;
  870. SET_GPIO_i2srx_sdin_bit0(2);
  871. SET_GPIO_2_doen_HIGH;
  872. INIT_FUNC_CALL(i2sgpiorx);
  873. }
  874. int board_vad_init(void)
  875. {
  876. INIT_FUNC_CALL(pdm);
  877. INIT_FUNC_CALL(pmd2vad);
  878. }
  879. int board_pwmdac_init(void)
  880. {
  881. INIT_FUNC_CALL(pwmdac);
  882. }
  883. int board_spdif_init(void)
  884. {
  885. INIT_FUNC_CALL(spdif);
  886. }
  887. int board_pdm_init(void)
  888. {
  889. INIT_FUNC_CALL(i2srx_3ch);
  890. INIT_FUNC_CALL(pdm);
  891. INIT_FUNC_CALL(i2svad);
  892. INIT_FUNC_CALL(pdm2i2s);
  893. }
  894. int board_audio_init(void)
  895. {
  896. #if STARFIVE_AUDIO_AC108
  897. board_ac108_init();
  898. #elif STARFIVE_AUDIO_WM8960
  899. board_wm8960_init();
  900. #elif STARFIVE_AUDIO_VAD
  901. board_vad_init();
  902. #elif STARFIVE_AUDIO_SPDIF
  903. board_spdif_init();
  904. #elif STARFIVE_AUDIO_PDM
  905. board_pdm_init();
  906. #endif
  907. board_pwmdac_init();
  908. }
  909. /*init system GPIO*/
  910. int board_hw_init(void)
  911. {
  912. sys_funcshare_io_input_en();
  913. INIT_FUNC_CALL(wave511);
  914. INIT_FUNC_CALL(gc300);
  915. INIT_FUNC_CALL(codaj21);
  916. INIT_FUNC_CALL(nvdla);
  917. INIT_FUNC_CALL(wave521);
  918. INIT_FUNC_CALL(gmac);
  919. INIT_FUNC_CALL(nne50);
  920. INIT_FUNC_CALL(vp6);
  921. INIT_FUNC_CALL(noc);
  922. //INIT_FUNC_CALL(syscon);
  923. //INIT_FUNC_CALL(gpio);
  924. INIT_FUNC_CALL(audio_subsys);
  925. board_audio_init();
  926. INIT_FUNC_CALL(usb);
  927. INIT_FUNC_CALL(sgdma1p);
  928. //INIT_FUNC_CALL(qspi);
  929. INIT_FUNC_CALL(sgdma2p);
  930. INIT_FUNC_CALL(sdio0);
  931. INIT_FUNC_CALL(sdio1);
  932. INIT_FUNC_CALL(spi2ahb);
  933. INIT_FUNC_CALL(ezmaster);
  934. INIT_FUNC_CALL(secengine);
  935. INIT_FUNC_CALL(uart0);
  936. INIT_FUNC_CALL(uart1);
  937. INIT_FUNC_CALL(spi0);
  938. INIT_FUNC_CALL(spi1);
  939. INIT_FUNC_CALL(i2c0);
  940. INIT_FUNC_CALL(i2c1);
  941. INIT_FUNC_CALL(trng);
  942. INIT_FUNC_CALL(otp);
  943. INIT_FUNC_CALL(vp6_intc); /*include intc0 and intc1*/
  944. INIT_FUNC_CALL(spi2);
  945. INIT_FUNC_CALL(spi3);
  946. INIT_FUNC_CALL(uart2);
  947. //INIT_FUNC_CALL(uart3);
  948. INIT_FUNC_CALL(i2c2);
  949. INIT_FUNC_CALL(i2c3);
  950. //INIT_FUNC_CALL(wdt);
  951. INIT_FUNC_CALL(ptc);
  952. INIT_FUNC_CALL(tmp_sensor);
  953. /** Video Output Subsystem **/
  954. INIT_FUNC_CALL(vout_subsys);
  955. INIT_FUNC_CALL(lcdc);
  956. INIT_FUNC_CALL(pixrawout);
  957. INIT_FUNC_CALL(vpp0);
  958. INIT_FUNC_CALL(vpp1);
  959. INIT_FUNC_CALL(vpp2);
  960. INIT_FUNC_CALL(map_conv);
  961. INIT_FUNC_CALL(csi2tx);
  962. INIT_FUNC_CALL(dsitx);
  963. return 0;
  964. }
  965. /*
  966. * Miscellaneous platform dependent initializations
  967. */
  968. int board_init(void)
  969. {
  970. int ret;
  971. gd->bd->bi_arch_number = MACH_TYPE_STARFIVE_VIC7100;
  972. gd->bd->bi_boot_params = PHYS_SDRAM_0;
  973. /* enable all cache ways */
  974. ret = cache_enable_ways();
  975. if (ret) {
  976. debug("%s: could not enable cache ways\n", __func__);
  977. return ret;
  978. }
  979. return 0;
  980. }
  981. void reset_phy(void)
  982. {
  983. volatile uint32_t loop;
  984. /*
  985. * Init includes toggling the reset line which is connected to GPIO 0 pin 12.
  986. * This is the only pin I can see on the 16 GPIO which is currently set as an.
  987. * output. We will hard code the setup here to avoid having to have a GPIO
  988. * driver as well...
  989. *
  990. * The Aloe board is strapped for unmanaged mode and needs two pulses of the
  991. * reset line to configure the device properly.
  992. *
  993. * The RX_CLK, TX_CLK and RXD7 pins are strapped high and the remainder low.
  994. * This selects GMII mode with auto 10/100/1000 and 125MHz clkout.
  995. */
  996. g_aloe_gpio->OUTPUT_EN |= 0x00001000ul; /* Configure pin 12 as an output */
  997. g_aloe_gpio->OUTPUT_VAL &= 0x0000EFFFul; /* Clear pin 12 to reset PHY */
  998. for(loop = 0; loop != 1000; loop++) /* Short delay, I'm not sure how much is needed... */
  999. {
  1000. ;
  1001. }
  1002. g_aloe_gpio->OUTPUT_VAL |= 0x00001000ul; /* Take PHY^ out of reset */
  1003. for(loop = 0; loop != 1000; loop++) /* Short delay, I'm not sure how much is needed... */
  1004. {
  1005. ;
  1006. }
  1007. g_aloe_gpio->OUTPUT_VAL &= 0x0000EFFFul; /* Second reset pulse */
  1008. for(loop = 0; loop != 1000; loop++) /* Short delay, I'm not sure how much is needed... */
  1009. {
  1010. ;
  1011. }
  1012. g_aloe_gpio->OUTPUT_VAL |= 0x00001000ul; /* Out of reset once more */
  1013. /* Need at least 15mS delay before accessing PHY after reset... */
  1014. for(loop = 0; loop != 10000; loop++) /* Long delay, I'm not sure how much is needed... */
  1015. {
  1016. ;
  1017. }
  1018. }
  1019. /* This define is a value used for error/unknown serial. If we really care about distinguishing errors and 0 is valid, we'll need a different one. */
  1020. #define ERROR_READING_SERIAL_NUMBER 0
  1021. #ifdef CONFIG_MISC_INIT_R
  1022. static u32 setup_serialnum(void);
  1023. static void setup_macaddr(u32 serialnum);
  1024. int misc_init_r(void)
  1025. {
  1026. if (!env_get("serial#")) {
  1027. u32 serialnum = setup_serialnum();
  1028. setup_macaddr(serialnum);
  1029. }
  1030. return 0;
  1031. }
  1032. #endif
  1033. #if defined(CONFIG_ETH_DESIGNWARE) && !defined(CONFIG_DM_ETH)
  1034. int board_eth_init(struct bd_info *bd)
  1035. {
  1036. int rc = 0;
  1037. rc = designware_initialize(SIFIVE_BASE_ETHERNET, PHY_INTERFACE_MODE_RGMII_TXID);
  1038. return rc;
  1039. }
  1040. #endif
  1041. ulong board_flash_get_legacy(ulong base, int banknum, flash_info_t *info)
  1042. {
  1043. return 0;
  1044. }
  1045. /*void *board_fdt_blob_setup(void)
  1046. {
  1047. void **ptr = (void *)CONFIG_SYS_SDRAM_BASE;
  1048. if (fdt_magic(*ptr) == FDT_MAGIC)
  1049. return (void *)*ptr;
  1050. return (void *)CONFIG_SYS_FDT_BASE;
  1051. }*/
  1052. #if CONFIG_IS_ENABLED(SIFIVE_OTP)
  1053. static u32 otp_read_serialnum(struct udevice *dev)
  1054. {
  1055. u32 serial[2] = {0};
  1056. int ret;
  1057. for (int i = 0xfe * 4; i > 0; i -= 8) {
  1058. ret = misc_read(dev, i, serial, sizeof(serial));
  1059. if (ret) {
  1060. printf("%s: error reading serial from OTP\n", __func__);
  1061. break;
  1062. }
  1063. if (serial[0] == ~serial[1])
  1064. return serial[0];
  1065. }
  1066. return ERROR_READING_SERIAL_NUMBER;
  1067. }
  1068. #endif
  1069. static u32 setup_serialnum(void)
  1070. {
  1071. u32 serial = ERROR_READING_SERIAL_NUMBER;
  1072. char serial_str[6];
  1073. #if CONFIG_IS_ENABLED(SIFIVE_OTP)
  1074. struct udevice *dev;
  1075. int ret;
  1076. // init OTP
  1077. ret = uclass_get_device_by_driver(UCLASS_MISC, DM_GET_DRIVER(hifive_otp), &dev);
  1078. if (ret) {
  1079. debug("%s: could not find otp device\n", __func__);
  1080. return serial;
  1081. }
  1082. // read serial from OTP and set env var
  1083. serial = otp_read_serialnum(dev);
  1084. snprintf(serial_str, sizeof(serial_str), "%05"PRIu32, serial);
  1085. env_set("serial#", serial_str);
  1086. #endif
  1087. return serial;
  1088. }
  1089. static void setup_macaddr(u32 serialnum) {
  1090. // OR the serial into the MAC -- see SiFive FSBL
  1091. unsigned char mac[6] = {0x66,0x34,0xb0,0x6c,0xde,0xad };
  1092. mac[5] |= (serialnum >> 0) & 0xff;
  1093. mac[4] |= (serialnum >> 8) & 0xff;
  1094. mac[3] |= (serialnum >> 16) & 0xff;
  1095. eth_env_set_enetaddr("ethaddr", mac);
  1096. }
  1097. #ifdef CONFIG_MMC
  1098. #include <asm/arch/starfive_vic_dw_mmc.h>
  1099. int board_mmc_init(struct bd_info *bis)
  1100. {
  1101. int ret = 0;
  1102. #if CONFIG_IS_ENABLED(STARFIVE_VIC_DWMMC)
  1103. ret = starfive_mmc_add_port(0,SDIO0_BASE_ADDR,4);
  1104. #endif
  1105. if (ret)
  1106. debug("init_dwmmc failed\n");
  1107. return ret;
  1108. }
  1109. #endif