vic7100.c 26 KB

123456789101112131415161718192021222324252627282930313233343536373839404142434445464748495051525354555657585960616263646566676869707172737475767778798081828384858687888990919293949596979899100101102103104105106107108109110111112113114115116117118119120121122123124125126127128129130131132133134135136137138139140141142143144145146147148149150151152153154155156157158159160161162163164165166167168169170171172173174175176177178179180181182183184185186187188189190191192193194195196197198199200201202203204205206207208209210211212213214215216217218219220221222223224225226227228229230231232233234235236237238239240241242243244245246247248249250251252253254255256257258259260261262263264265266267268269270271272273274275276277278279280281282283284285286287288289290291292293294295296297298299300301302303304305306307308309310311312313314315316317318319320321322323324325326327328329330331332333334335336337338339340341342343344345346347348349350351352353354355356357358359360361362363364365366367368369370371372373374375376377378379380381382383384385386387388389390391392393394395396397398399400401402403404405406407408409410411412413414415416417418419420421422423424425426427428429430431432433434435436437438439440441442443444445446447448449450451452453454455456457458459460461462463464465466467468469470471472473474475476477478479480481482483484485486487488489490491492493494495496497498499500501502503504505506507508509510511512513514515516517518519520521522523524525526527528529530531532533534535536537538539540541542543544545546547548549550551552553554555556557558559560561562563564565566567568569570571572573574575576577578579580581582583584585586587588589590591592593594595596597598599600601602603604605606607608609610611612613614615616617618619620621622623624625626627628629630631632633634635636637638639640641642643644645646647648649650651652653654655656657658659660661662663664665666667668669670671672673674675676677678679680681682683684685686687688689690691692693694695696697698699700701702703704705706707708709710711712713714715716717718719720721722723724725726727728729730731732733734735736737738739740741742743744745746747748749750751752753754755756757758759760761762763764765766767768769770771772773774775776777778779780781782783784785786787788789790791792793794795796797798799800801802803804805806807808809810811812813814815816817818819820821822823824825826827828829830831832833834835836837838839840841842843844845846847848849850851852853854855856857858859860861862863864865866867868869870871872873874875876877878879880881882883884885886887888889890891892893894895896897898899900901902903904905906907908909910911912913914915916917918919920921922923924925926927928929930931932933934935936937938939940941942943944945946947948949950951952953954955956957958959960961962963964965966967968969970971972973974975976977978979980981982983984985986987988989990991992993994995996997998999100010011002100310041005100610071008100910101011101210131014101510161017101810191020102110221023102410251026102710281029103010311032103310341035103610371038103910401041104210431044104510461047104810491050105110521053105410551056105710581059106010611062106310641065106610671068106910701071107210731074107510761077
  1. // SPDX-License-Identifier: GPL-2.0+
  2. /*
  3. * Copyright (C) 2018 Microsemi Corporation.
  4. * Padmarao Begari, Microsemi Corporation <padmarao.begari@microsemi.com>
  5. * Copyright (C) 2018 Joey Hewitt <joey@joeyhewitt.com>
  6. */
  7. #include <asm/mach-types.h>
  8. #include <common.h>
  9. #include <linux/io.h>
  10. #include <dm/uclass.h>
  11. #include <dm/device.h>
  12. #include <misc.h>
  13. #include <inttypes.h>
  14. #include <netdev.h>
  15. #include <phy_interface.h>
  16. #include <flash.h>
  17. #include <asm/arch/global_reg.h>
  18. #include <asm/arch/ezGPIO_fullMux_ctrl_macro.h>
  19. #include <asm/arch/clkgen_ctrl_macro.h>
  20. #include <asm/arch/syscon_sysmain_ctrl_macro.h>
  21. #include <asm/arch/rstgen_ctrl_macro.h>
  22. #include <asm/arch/audio_rst_gen_ctrl_macro.h>
  23. #include <asm/arch/audio_clk_gen_ctrl_macro.h>
  24. #include <asm/arch/audio_sys_ctrl_macro.h>
  25. #include <asm/arch/vic_iopad.h>
  26. #include <asm/arch/vic_module_reset_clkgen.h>
  27. #include <asm/arch/vout_sys_clkgen_ctrl_macro.h>
  28. #include <asm/arch/vout_sys_rstgen_ctrl_macro.h>
  29. #include <asm/arch/vout_sys_syscon_macro.h>
  30. #include <asm/arch/vad.h>
  31. #include <asm/arch/syscon_remap_vp6_noc_macro.h>
  32. #include <asm/arch/syscon_iopad_ctrl_macro.h>
  33. DECLARE_GLOBAL_DATA_PTR;
  34. /* added by chenjieqin for ptc on 20200824 */
  35. /* pwm channel for pwm mode */
  36. enum ptc_pwm_num {
  37. PTC_PWM_NONE = -1,
  38. PTC_PWM_0 = 0,
  39. PTC_PWM_1,
  40. PTC_PWM_2,
  41. PTC_PWM_3,
  42. PTC_PWM_NUM,
  43. };
  44. /* end */
  45. struct sifive_gpio_regs
  46. {
  47. volatile uint32_t INPUT_VAL; /* 0x0000 */
  48. volatile uint32_t INPUT_EN; /* 0x0004 */
  49. volatile uint32_t OUTPUT_VAL; /* 0x0008 */
  50. volatile uint32_t OUTPUT_EN; /* 0x000C */
  51. volatile uint32_t PUE; /* 0x0010 */
  52. volatile uint32_t DS; /* 0x0014 */
  53. volatile uint32_t RISE_IE; /* 0x0018 */
  54. volatile uint32_t RISE_IP; /* 0x001C */
  55. volatile uint32_t FALL_IE; /* 0x0020 */
  56. volatile uint32_t FALL_IP; /* 0x0024 */
  57. volatile uint32_t HIGH_IE; /* 0x0028 */
  58. volatile uint32_t HIGH_IP; /* 0x002C */
  59. volatile uint32_t LOW_IE; /* 0x0030 */
  60. volatile uint32_t LOW_IP; /* 0x0034 */
  61. volatile uint32_t reserved0; /* 0x0038 */
  62. volatile uint32_t reserved1; /* 0x003C */
  63. volatile uint32_t OUT_XOR; /* 0x0040 */
  64. };
  65. #define INIT_FUNC_DEF(name) \
  66. static void _##name##_init(void)
  67. #define INIT_FUNC_CALL(name) \
  68. _##name##_init()
  69. struct sifive_gpio_regs *g_aloe_gpio = (struct sifive_gpio_regs *) SIFIVE_BASE_GPIO;
  70. void _delay(unsigned int cycles)
  71. {
  72. unsigned int i;
  73. for(i = 0; i < cycles; i++);
  74. }
  75. static uint32_t gpio_ctrl_base = 0;
  76. static uint32_t get_gpio_ctrl_base(void)
  77. {
  78. if (!gpio_ctrl_base) {
  79. int function;
  80. _GET_SYSCON_REG_register104_SCFG_io_padshare_sel(function);
  81. uint32_t FUNCTION_GPIO_CTRL_BASE[] = {
  82. syscon_iopad_ctrl_register0_REG_ADDR, //_SET_SYSCON_REG_register0_SCFG_gpio_pad_ctrl_0
  83. syscon_iopad_ctrl_register0_REG_ADDR, //_SET_SYSCON_REG_register0_SCFG_gpio_pad_ctrl_0
  84. syscon_iopad_ctrl_register68_REG_ADDR, //_SET_SYSCON_REG_register68_SCFG_funcshare_pad_ctrl_36
  85. syscon_iopad_ctrl_register67_REG_ADDR, //_SET_SYSCON_REG_register67_SCFG_funcshare_pad_ctrl_34
  86. syscon_iopad_ctrl_register32_REG_ADDR, //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
  87. syscon_iopad_ctrl_register32_REG_ADDR, //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
  88. syscon_iopad_ctrl_register32_REG_ADDR, //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
  89. };
  90. gpio_ctrl_base = FUNCTION_GPIO_CTRL_BASE[function];
  91. debug("function: %d, gpio_ctrl_base: %08x\n", function, gpio_ctrl_base);
  92. }
  93. return gpio_ctrl_base;
  94. }
  95. void sys_set_gpio_iocfg(int pad, uint16_t val)
  96. {
  97. uint32_t reg_n = pad>>1;
  98. uint32_t reg_addr = get_gpio_ctrl_base() + (reg_n<<2);
  99. uint32_t reg_val_old = readl(reg_addr);
  100. uint32_t reg_val_new = reg_val_old;
  101. if (pad&1) {
  102. reg_val_new &= ~(0xffff<<16);
  103. reg_val_new |= (uint32_t)val<<16;
  104. } else {
  105. reg_val_new &= ~(0xffff<<0);
  106. reg_val_new |= (uint32_t)val<<0;
  107. }
  108. if (reg_val_old != reg_val_new) {
  109. debug("set gpio%d iocfg(@%08x): %08x -> %08x\n", pad, reg_addr, reg_val_old, reg_val_new);
  110. writel(reg_val_new, reg_addr);
  111. }
  112. }
  113. uint16_t sys_get_gpio_iocfg(int pad)
  114. {
  115. uint32_t reg_n = pad>>1;
  116. uint32_t reg_addr = get_gpio_ctrl_base() + (reg_n<<2);
  117. uint32_t reg_val = readl(reg_addr);
  118. uint16_t iocfg = (reg_val >> ((pad & 1) ? 16 : 0)) & 0xffff;
  119. return iocfg;
  120. }
  121. static void sys_funcshare_io_input_en(void)
  122. {
  123. uint32_t function;
  124. gpio_ctrl_base = 0;
  125. _GET_SYSCON_REG_register104_SCFG_io_padshare_sel(function);
  126. if (function != 0) {
  127. const uint16_t IO_INPUT_EN = BIT(7)|BIT(6); /* [7]input_enable | [6]schemit_input_enable */
  128. const int GPIO_NUM = 64;
  129. uint16_t io_cfg;
  130. int i;
  131. for (i = 0; i < GPIO_NUM; i++) {
  132. io_cfg = sys_get_gpio_iocfg(i);
  133. if ((io_cfg & IO_INPUT_EN) != IO_INPUT_EN) {
  134. debug("funcshare pad %d: input enable\n", i);
  135. sys_set_gpio_iocfg(i, io_cfg|IO_INPUT_EN);
  136. }
  137. }
  138. }
  139. }
  140. /* end */
  141. INIT_FUNC_DEF(wave511)
  142. {
  143. _ENABLE_CLOCK_clk_vdec_axi_;
  144. _ENABLE_CLOCK_clk_vdecbrg_mainclk_;
  145. _ENABLE_CLOCK_clk_vdec_bclk_;
  146. _ENABLE_CLOCK_clk_vdec_cclk_;
  147. _ENABLE_CLOCK_clk_vdec_apb_;
  148. _CLEAR_RESET_rstgen_rstn_vdecbrg_main_;
  149. _CLEAR_RESET_rstgen_rstn_vdec_axi_;
  150. _CLEAR_RESET_rstgen_rstn_vdec_bclk_;
  151. _CLEAR_RESET_rstgen_rstn_vdec_cclk_;
  152. _CLEAR_RESET_rstgen_rstn_vdec_apb_;
  153. }
  154. INIT_FUNC_DEF(gc300)
  155. {
  156. _SET_SYSCON_REG_register20_u0_syscon_162_SCFG_gc300_csys_req(1);
  157. //nic and noc associate clk rst
  158. _ENABLE_CLOCK_clk_jpeg_axi_;
  159. _ENABLE_CLOCK_clk_jpcgc300_mainclk_;
  160. _ENABLE_CLOCK_clk_vdecbrg_mainclk_;
  161. udelay(2000);
  162. //gc300 clk and rst
  163. _ENABLE_CLOCK_clk_gc300_2x_;
  164. _ENABLE_CLOCK_clk_gc300_ahb_;
  165. _ENABLE_CLOCK_clk_gc300_axi_;
  166. _CLEAR_RESET_rstgen_rstn_gc300_2x_;
  167. _CLEAR_RESET_rstgen_rstn_gc300_axi_;
  168. _CLEAR_RESET_rstgen_rstn_gc300_ahb_;
  169. udelay(2000);
  170. //nic and noc associate clk rst;
  171. _CLEAR_RESET_rstgen_rstn_jpeg_axi_;
  172. _CLEAR_RESET_rstgen_rstn_jpcgc300_main_;
  173. _CLEAR_RESET_rstgen_rstn_vdecbrg_main_;
  174. }
  175. INIT_FUNC_DEF(codaj21)
  176. {
  177. _ENABLE_CLOCK_clk_jpeg_axi_;
  178. _ENABLE_CLOCK_clk_jpeg_cclk_;
  179. _ENABLE_CLOCK_clk_jpeg_apb_;
  180. _CLEAR_RESET_rstgen_rstn_jpeg_axi_;
  181. _CLEAR_RESET_rstgen_rstn_jpeg_cclk_;
  182. _CLEAR_RESET_rstgen_rstn_jpeg_apb_;
  183. }
  184. INIT_FUNC_DEF(nvdla)
  185. {
  186. _SET_SYSCON_REG_register16_SCFG_nbdla_clkgating_en(1);
  187. _ENABLE_CLOCK_clk_dla_bus_;
  188. _ENABLE_CLOCK_clk_dla_axi_;
  189. _ENABLE_CLOCK_clk_dlanoc_axi_;
  190. _ENABLE_CLOCK_clk_dla_apb_;
  191. _ENABLE_CLOCK_clk_nnenoc_axi_;
  192. _ENABLE_CLOCK_clk_dlaslv_axi_;
  193. _CLEAR_RESET_rstgen_rstn_dla_axi_;
  194. _CLEAR_RESET_rstgen_rstn_dlanoc_axi_;
  195. _CLEAR_RESET_rstgen_rstn_dla_apb_;
  196. _CLEAR_RESET_rstgen_rstn_nnenoc_axi_;
  197. _CLEAR_RESET_rstgen_rstn_dlaslv_axi_;
  198. }
  199. INIT_FUNC_DEF(wave521)
  200. {
  201. _ENABLE_CLOCK_clk_venc_axi_;
  202. _ENABLE_CLOCK_clk_vencbrg_mainclk_;
  203. _ENABLE_CLOCK_clk_venc_bclk_;
  204. _ENABLE_CLOCK_clk_venc_cclk_;
  205. _ENABLE_CLOCK_clk_venc_apb_;
  206. _CLEAR_RESET_rstgen_rstn_venc_axi_;
  207. _CLEAR_RESET_rstgen_rstn_vencbrg_main_;
  208. _CLEAR_RESET_rstgen_rstn_venc_bclk_;
  209. _CLEAR_RESET_rstgen_rstn_venc_cclk_;
  210. _CLEAR_RESET_rstgen_rstn_venc_apb_;
  211. }
  212. INIT_FUNC_DEF(gmac)
  213. {
  214. /*phy must use gpio to hardware reset*/
  215. _ENABLE_CLOCK_clk_gmac_ahb_;
  216. _ENABLE_CLOCK_clk_gmac_ptp_refclk_;
  217. _ENABLE_CLOCK_clk_gmac_gtxclk_;
  218. _ASSERT_RESET_rstgen_rstn_gmac_ahb_;
  219. _CLEAR_RESET_rstgen_rstn_gmac_ahb_;
  220. _SET_SYSCON_REG_register89_SCFG_funcshare_pad_ctrl_57(0x00c30080);
  221. _SET_SYSCON_REG_register90_SCFG_funcshare_pad_ctrl_58(0x00030080);
  222. _SET_SYSCON_REG_register91_SCFG_funcshare_pad_ctrl_59(0x00030003);
  223. _SET_SYSCON_REG_register92_SCFG_funcshare_pad_ctrl_60(0x00030003);
  224. _SET_SYSCON_REG_register93_SCFG_funcshare_pad_ctrl_61(0x00030003);
  225. _SET_SYSCON_REG_register94_SCFG_funcshare_pad_ctrl_62(0x00030003);
  226. _SET_SYSCON_REG_register95_SCFG_funcshare_pad_ctrl_63(0x0c800003);
  227. _SET_SYSCON_REG_register96_SCFG_funcshare_pad_ctrl_64(0x008000c0);
  228. _SET_SYSCON_REG_register97_SCFG_funcshare_pad_ctrl_65(0x00c000c0);
  229. _SET_SYSCON_REG_register98_SCFG_funcshare_pad_ctrl_66(0x00c000c0);
  230. _SET_SYSCON_REG_register99_SCFG_funcshare_pad_ctrl_67(0x00c000c0);
  231. _SET_SYSCON_REG_register100_SCFG_funcshare_pad_ctrl_68(0x00c000c0);
  232. _SET_SYSCON_REG_register101_SCFG_funcshare_pad_ctrl_69(0x00c000c0);
  233. _SET_SYSCON_REG_register102_SCFG_funcshare_pad_ctrl_70(0x00c000c0);
  234. SET_GPIO_45_doen_LOW;
  235. SET_GPIO_45_dout_HIGH;
  236. udelay(1000);
  237. SET_GPIO_45_dout_LOW;
  238. udelay(1000);
  239. SET_GPIO_45_dout_HIGH;
  240. _SET_SYSCON_REG_register28_SCFG_gmac_phy_intf_sel(0x1);//rgmii
  241. _DIVIDE_CLOCK_clk_gmac_gtxclk_(4); //1000M clk
  242. _SET_SYSCON_REG_register49_SCFG_gmac_gtxclk_dlychain_sel(0x4);
  243. }
  244. INIT_FUNC_DEF(nne50)
  245. {
  246. // fix nne50 ram scan fail issue
  247. _SWITCH_CLOCK_clk_nne_bus_SOURCE_clk_cpu_axi_;
  248. _ENABLE_CLOCK_clk_nne_ahb_;
  249. _ENABLE_CLOCK_clk_nne_axi_;
  250. _ENABLE_CLOCK_clk_nnenoc_axi_ ;
  251. _CLEAR_RESET_rstgen_rstn_nne_ahb_ ;
  252. _CLEAR_RESET_rstgen_rstn_nne_axi_ ;
  253. _CLEAR_RESET_rstgen_rstn_nnenoc_axi_ ;
  254. }
  255. INIT_FUNC_DEF(vp6)
  256. {
  257. _ASSERT_RESET_rstgen_rst_vp6_DReset_;
  258. _ASSERT_RESET_rstgen_rst_vp6_Breset_;
  259. _ENABLE_CLOCK_clk_vp6_core_ ;
  260. _ENABLE_CLOCK_clk_vp6_axi_ ;
  261. }
  262. INIT_FUNC_DEF(noc)
  263. {
  264. }
  265. INIT_FUNC_DEF(syscon)
  266. {
  267. }
  268. INIT_FUNC_DEF(gpio)
  269. {
  270. _ENABLE_CLOCK_clk_gpio_apb_;
  271. _CLEAR_RESET_rstgen_rstn_gpio_apb_;
  272. }
  273. INIT_FUNC_DEF(audio_subsys)
  274. {
  275. _ENABLE_CLOCK_clk_audio_root_;
  276. _ENABLE_CLOCK_clk_audio_12288_;
  277. _ENABLE_CLOCK_clk_audio_src_;
  278. _ENABLE_CLOCK_clk_audio_12288_;
  279. _ENABLE_CLOCK_clk_dma1p_ahb_;
  280. _CLEAR_RESET_audio_rst_gen_rstn_apb_bus_;
  281. _CLEAR_RESET_audio_rst_gen_rstn_dma1p_ahb_;
  282. }
  283. INIT_FUNC_DEF(i2srx_3ch)
  284. {
  285. _ENABLE_CLOCK_clk_adc_mclk_;
  286. _ENABLE_CLOCK_clk_apb_i2sadc_;
  287. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sadc_;
  288. _CLEAR_RESET_audio_rst_gen_rstn_i2sadc_srst_;
  289. }
  290. INIT_FUNC_DEF(pdm)
  291. {
  292. _ENABLE_CLOCK_clk_apb_pdm_;
  293. _ENABLE_CLOCK_clk_pdm_mclk_;
  294. _CLEAR_RESET_audio_rst_gen_rstn_apb_pdm_;
  295. }
  296. INIT_FUNC_DEF(i2svad)
  297. {
  298. _ENABLE_CLOCK_clk_apb_i2svad_ ;
  299. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2svad_ ;
  300. _CLEAR_RESET_audio_rst_gen_rstn_i2svad_srst_ ;
  301. }
  302. INIT_FUNC_DEF(spdif)
  303. {
  304. _ENABLE_CLOCK_clk_spdif_;
  305. _ENABLE_CLOCK_clk_apb_spdif_;
  306. _CLEAR_RESET_audio_rst_gen_rstn_apb_spdif_;
  307. }
  308. INIT_FUNC_DEF(pwmdac)
  309. {
  310. _ENABLE_CLOCK_clk_apb_pwmdac_;
  311. _CLEAR_RESET_audio_rst_gen_rstn_apb_pwmdac_;
  312. }
  313. INIT_FUNC_DEF(i2sdac0)
  314. {
  315. _ENABLE_CLOCK_clk_dac_mclk_;
  316. _ENABLE_CLOCK_clk_apb_i2sdac_;
  317. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac_;
  318. _CLEAR_RESET_audio_rst_gen_rstn_i2sdac_srst_;
  319. }
  320. INIT_FUNC_DEF(i2sdac1)
  321. {
  322. _ENABLE_CLOCK_clk_i2s1_mclk_;
  323. _ENABLE_CLOCK_clk_apb_i2s1_;
  324. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2s1_;
  325. _CLEAR_RESET_audio_rst_gen_rstn_i2s1_srst_;
  326. }
  327. INIT_FUNC_DEF(i2sdac16k)
  328. {
  329. _ENABLE_CLOCK_clk_apb_i2sdac16k_;
  330. _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac16k_;
  331. _CLEAR_RESET_audio_rst_gen_rstn_i2sdac16k_srst_;
  332. }
  333. INIT_FUNC_DEF(usb)
  334. {
  335. _ENABLE_CLOCK_clk_usb_axi_;
  336. _ENABLE_CLOCK_clk_usbphy_125m_;
  337. _ENABLE_CLOCK_clk_usb_lpm_clk_predft_;
  338. _ENABLE_CLOCK_clk_usb_stb_clk_predft_;
  339. _ENABLE_CLOCK_clk_apb_usb_;
  340. _CLEAR_RESET_rstgen_rstn_usb_axi_;
  341. _CLEAR_RESET_audio_rst_gen_rstn_apb_usb_;
  342. _CLEAR_RESET_audio_rst_gen_rst_axi_usb_;
  343. _CLEAR_RESET_audio_rst_gen_rst_usb_pwrup_rst_n_;
  344. _CLEAR_RESET_audio_rst_gen_rst_usb_PONRST_;
  345. /* for host */
  346. SET_GPIO_usb_over_current(-1);
  347. /* config strap */
  348. _SET_SYSCON_REG_SCFG_usb0_mode_strap(0x2);
  349. _SET_SYSCON_REG_SCFG_usb7_PLL_EN(0x1);
  350. _SET_SYSCON_REG_SCFG_usb7_U3_EQ_EN(0x1);
  351. _SET_SYSCON_REG_SCFG_usb7_U3_SSRX_SEL(0x1);
  352. _SET_SYSCON_REG_SCFG_usb7_U3_SSTX_SEL(0x1);
  353. _SET_SYSCON_REG_SCFG_usb3_utmi_iddig(0x1);
  354. }
  355. INIT_FUNC_DEF(sgdma1p)
  356. {
  357. _ENABLE_CLOCK_clk_sgdma1p_axi_;
  358. _CLEAR_RESET_rstgen_rstn_sgdma1p_axi_;
  359. }
  360. INIT_FUNC_DEF(qspi)
  361. {
  362. _ENABLE_CLOCK_clk_qspi_ahb_;
  363. _ENABLE_CLOCK_clk_qspi_apb_;
  364. _ENABLE_CLOCK_clk_qspi_refclk_;
  365. _CLEAR_RESET_rstgen_rstn_qspi_ahb_;
  366. _CLEAR_RESET_rstgen_rstn_qspi_core_;
  367. _CLEAR_RESET_rstgen_rstn_qspi_apb_;
  368. }
  369. INIT_FUNC_DEF(sgdma2p)
  370. {
  371. _ENABLE_CLOCK_clk_dma2pnoc_axi_;
  372. _ENABLE_CLOCK_clk_sgdma2p_axi_;
  373. _ENABLE_CLOCK_clk_sgdma2p_ahb_;
  374. _CLEAR_RESET_rstgen_rstn_sgdma2p_ahb_;
  375. _CLEAR_RESET_rstgen_rstn_sgdma2p_axi_;
  376. _CLEAR_RESET_rstgen_rstn_dma2pnoc_aix_;
  377. }
  378. INIT_FUNC_DEF(sdio0)
  379. {
  380. _ENABLE_CLOCK_clk_sdio0_ahb_;
  381. _ENABLE_CLOCK_clk_sdio0_cclkint_;
  382. _CLEAR_RESET_rstgen_rstn_sdio0_ahb_;
  383. SET_GPIO_sdio0_pad_card_detect_n(55);
  384. SET_GPIO_55_doen_HIGH;
  385. SET_GPIO_54_dout_sdio0_pad_cclk_out;
  386. SET_GPIO_54_doen_LOW;
  387. SET_GPIO_53_doen_reverse_(1);
  388. SET_GPIO_53_doen_sdio0_pad_ccmd_oe;
  389. SET_GPIO_53_dout_sdio0_pad_ccmd_out;
  390. SET_GPIO_sdio0_pad_ccmd_in(53);
  391. _SET_SYSCON_REG_register58_SCFG_funcshare_pad_ctrl_26(0x00c000c0);
  392. SET_GPIO_49_doen_reverse_(1);
  393. SET_GPIO_50_doen_reverse_(1);
  394. SET_GPIO_51_doen_reverse_(1);
  395. SET_GPIO_52_doen_reverse_(1);
  396. SET_GPIO_49_doen_sdio0_pad_cdata_oe_bit0;
  397. SET_GPIO_49_dout_sdio0_pad_cdata_out_bit0;
  398. SET_GPIO_sdio0_pad_cdata_in_bit0(49);
  399. _SET_SYSCON_REG_register56_SCFG_funcshare_pad_ctrl_24(0x00c000c0);
  400. SET_GPIO_50_doen_sdio0_pad_cdata_oe_bit1;
  401. SET_GPIO_50_dout_sdio0_pad_cdata_out_bit1;
  402. SET_GPIO_sdio0_pad_cdata_in_bit1(50);
  403. SET_GPIO_51_doen_sdio0_pad_cdata_oe_bit2;
  404. SET_GPIO_51_dout_sdio0_pad_cdata_out_bit2;
  405. SET_GPIO_sdio0_pad_cdata_in_bit2(51);
  406. _SET_SYSCON_REG_register57_SCFG_funcshare_pad_ctrl_25(0x00c000c0);
  407. SET_GPIO_52_doen_sdio0_pad_cdata_oe_bit3;
  408. SET_GPIO_52_dout_sdio0_pad_cdata_out_bit3;
  409. SET_GPIO_sdio0_pad_cdata_in_bit3(52);
  410. _SET_SYSCON_REG_register58_SCFG_funcshare_pad_ctrl_26(0x00c000c0);
  411. }
  412. INIT_FUNC_DEF(sdio1)
  413. {
  414. _ENABLE_CLOCK_clk_sdio1_ahb_;
  415. _ENABLE_CLOCK_clk_sdio1_cclkint_;
  416. _CLEAR_RESET_rstgen_rstn_sdio1_ahb_;
  417. SET_GPIO_33_dout_sdio1_pad_cclk_out;
  418. SET_GPIO_33_doen_LOW;
  419. SET_GPIO_29_doen_reverse_(1);
  420. SET_GPIO_29_doen_sdio1_pad_ccmd_oe;
  421. SET_GPIO_29_dout_sdio1_pad_ccmd_out;
  422. SET_GPIO_sdio1_pad_ccmd_in(29);
  423. SET_GPIO_36_doen_reverse_(1);
  424. SET_GPIO_30_doen_reverse_(1);
  425. SET_GPIO_34_doen_reverse_(1);
  426. SET_GPIO_31_doen_reverse_(1);
  427. SET_GPIO_36_doen_sdio1_pad_cdata_oe_bit0;
  428. SET_GPIO_36_dout_sdio1_pad_cdata_out_bit0;
  429. SET_GPIO_sdio1_pad_cdata_in_bit0(36);
  430. SET_GPIO_30_doen_sdio1_pad_cdata_oe_bit1;
  431. SET_GPIO_30_dout_sdio1_pad_cdata_out_bit1;
  432. SET_GPIO_sdio1_pad_cdata_in_bit1(30);
  433. SET_GPIO_34_doen_sdio1_pad_cdata_oe_bit2;
  434. SET_GPIO_34_dout_sdio1_pad_cdata_out_bit2;
  435. SET_GPIO_sdio1_pad_cdata_in_bit2(34);
  436. SET_GPIO_31_doen_sdio1_pad_cdata_oe_bit3;
  437. SET_GPIO_31_dout_sdio1_pad_cdata_out_bit3;
  438. SET_GPIO_sdio1_pad_cdata_in_bit3(31);
  439. }
  440. INIT_FUNC_DEF(spi2ahb)
  441. {
  442. _ENABLE_CLOCK_clk_spi2ahb_ahb_;
  443. _ENABLE_CLOCK_clk_spi2ahb_core_;
  444. _CLEAR_RESET_rstgen_rstn_spi2ahb_ahb_;
  445. _CLEAR_RESET_rstgen_rstn_spi2ahb_core_;
  446. }
  447. INIT_FUNC_DEF(ezmaster)
  448. {
  449. _ENABLE_CLOCK_clk_ezmaster_ahb_;
  450. _CLEAR_RESET_rstgen_rstn_ezmaster_ahb_;
  451. }
  452. INIT_FUNC_DEF(secengine)
  453. {
  454. _ENABLE_CLOCK_clk_sec_ahb_;
  455. _ENABLE_CLOCK_clk_aes_clk_;
  456. _ENABLE_CLOCK_clk_sha_clk_;
  457. _ENABLE_CLOCK_clk_pka_clk_;
  458. _CLEAR_RESET_rstgen_rstn_sec_ahb_;
  459. _CLEAR_RESET_rstgen_rstn_aes_;
  460. _CLEAR_RESET_rstgen_rstn_pka_;
  461. _CLEAR_RESET_rstgen_rstn_sha_;
  462. }
  463. INIT_FUNC_DEF(uart0)
  464. {
  465. _ENABLE_CLOCK_clk_uart0_apb_;
  466. _ENABLE_CLOCK_clk_uart0_core_;
  467. _CLEAR_RESET_rstgen_rstn_uart0_apb_;
  468. _CLEAR_RESET_rstgen_rstn_uart0_core_;
  469. SET_GPIO_uart0_pad_sin(40);//FPGA_UART0_RXD);
  470. SET_GPIO_40_doen_HIGH;
  471. SET_GPIO_41_dout_uart0_pad_sout;
  472. SET_GPIO_41_doen_LOW;
  473. SET_GPIO_42_dout_uart0_pad_rtsn;
  474. SET_GPIO_42_doen_LOW;
  475. SET_GPIO_uart0_pad_ctsn(39);//FPGA_UART0_CTSN);
  476. SET_GPIO_39_doen_HIGH;
  477. SET_GPIO_35_doen_LOW;
  478. SET_GPIO_35_dout_HIGH;
  479. }
  480. INIT_FUNC_DEF(uart1)
  481. {
  482. _ENABLE_CLOCK_clk_uart1_apb_;
  483. _ENABLE_CLOCK_clk_uart1_core_;
  484. _CLEAR_RESET_rstgen_rstn_uart1_apb_;
  485. _CLEAR_RESET_rstgen_rstn_uart1_core_;
  486. }
  487. INIT_FUNC_DEF(spi0)
  488. {
  489. _ENABLE_CLOCK_clk_spi0_apb_;
  490. _ENABLE_CLOCK_clk_spi0_core_;
  491. _CLEAR_RESET_rstgen_rstn_spi0_apb_;
  492. _CLEAR_RESET_rstgen_rstn_spi0_core_;
  493. }
  494. INIT_FUNC_DEF(spi1)
  495. {
  496. _ENABLE_CLOCK_clk_spi1_apb_;
  497. _ENABLE_CLOCK_clk_spi1_core_;
  498. _CLEAR_RESET_rstgen_rstn_spi1_apb_;
  499. _CLEAR_RESET_rstgen_rstn_spi1_core_;
  500. }
  501. INIT_FUNC_DEF(i2c0)
  502. {
  503. _ENABLE_CLOCK_clk_i2c0_apb_;
  504. _ENABLE_CLOCK_clk_i2c0_core_;
  505. _CLEAR_RESET_rstgen_rstn_i2c0_apb_;
  506. _CLEAR_RESET_rstgen_rstn_i2c0_core_;
  507. SET_GPIO_62_dout_LOW;
  508. SET_GPIO_61_dout_LOW;
  509. SET_GPIO_62_doen_reverse_(1);
  510. SET_GPIO_61_doen_reverse_(1);
  511. SET_GPIO_62_doen_i2c0_pad_sck_oe;
  512. SET_GPIO_61_doen_i2c0_pad_sda_oe;
  513. SET_GPIO_i2c0_pad_sck_in(62);
  514. SET_GPIO_i2c0_pad_sda_in(61);
  515. }
  516. INIT_FUNC_DEF(i2c1)
  517. {
  518. _ENABLE_CLOCK_clk_i2c1_apb_;
  519. _ENABLE_CLOCK_clk_i2c1_core_;
  520. _CLEAR_RESET_rstgen_rstn_i2c1_apb_;
  521. _CLEAR_RESET_rstgen_rstn_i2c1_core_;
  522. SET_GPIO_47_dout_LOW;
  523. SET_GPIO_48_dout_LOW;
  524. SET_GPIO_47_doen_reverse_(1);
  525. SET_GPIO_48_doen_reverse_(1);
  526. SET_GPIO_47_doen_i2c1_pad_sck_oe;
  527. SET_GPIO_48_doen_i2c1_pad_sda_oe;
  528. SET_GPIO_i2c1_pad_sck_in(47);
  529. SET_GPIO_i2c1_pad_sda_in(48);
  530. }
  531. INIT_FUNC_DEF(trng)
  532. {
  533. _ENABLE_CLOCK_clk_trng_apb_;
  534. _CLEAR_RESET_rstgen_rstn_trng_apb_;
  535. }
  536. INIT_FUNC_DEF(otp)
  537. {
  538. _ENABLE_CLOCK_clk_otp_apb_;
  539. _CLEAR_RESET_rstgen_rstn_otp_apb_;
  540. }
  541. INIT_FUNC_DEF(vp6_intc)
  542. {
  543. _ENABLE_CLOCK_clk_vp6intc_apb_;
  544. _CLEAR_RESET_rstgen_rstn_vp6intc_apb_;
  545. }
  546. INIT_FUNC_DEF(spi2)
  547. {
  548. _ENABLE_CLOCK_clk_spi2_apb_;
  549. _ENABLE_CLOCK_clk_spi2_core_;
  550. _CLEAR_RESET_rstgen_rstn_spi2_apb_;
  551. _CLEAR_RESET_rstgen_rstn_spi2_core_;
  552. }
  553. INIT_FUNC_DEF(spi3)
  554. {
  555. _ENABLE_CLOCK_clk_spi3_apb_;
  556. _ENABLE_CLOCK_clk_spi3_core_;
  557. _CLEAR_RESET_rstgen_rstn_spi3_apb_;
  558. _CLEAR_RESET_rstgen_rstn_spi3_core_;
  559. }
  560. INIT_FUNC_DEF(uart2)
  561. {
  562. _ENABLE_CLOCK_clk_uart2_apb_;
  563. _ENABLE_CLOCK_clk_uart2_core_;
  564. _CLEAR_RESET_rstgen_rstn_uart2_apb_;
  565. _CLEAR_RESET_rstgen_rstn_uart2_core_;
  566. }
  567. INIT_FUNC_DEF(uart3)
  568. {
  569. _ENABLE_CLOCK_clk_uart3_apb_;
  570. _ENABLE_CLOCK_clk_uart3_core_;
  571. _CLEAR_RESET_rstgen_rstn_uart3_apb_;
  572. _CLEAR_RESET_rstgen_rstn_uart3_core_;
  573. }
  574. INIT_FUNC_DEF(i2c2)
  575. {
  576. _ENABLE_CLOCK_clk_i2c2_apb_;
  577. _ENABLE_CLOCK_clk_i2c2_core_;
  578. _CLEAR_RESET_rstgen_rstn_i2c2_apb_;
  579. _CLEAR_RESET_rstgen_rstn_i2c2_core_;
  580. SET_GPIO_60_dout_LOW;
  581. SET_GPIO_59_dout_LOW;
  582. SET_GPIO_60_doen_reverse_(1);
  583. SET_GPIO_59_doen_reverse_(1);
  584. SET_GPIO_60_doen_i2c2_pad_sck_oe;
  585. SET_GPIO_59_doen_i2c2_pad_sda_oe;
  586. SET_GPIO_i2c2_pad_sck_in(60);
  587. SET_GPIO_i2c2_pad_sda_in(59);
  588. }
  589. INIT_FUNC_DEF(i2c3)
  590. {
  591. _ENABLE_CLOCK_clk_i2c3_apb_;
  592. _ENABLE_CLOCK_clk_i2c3_core_;
  593. _CLEAR_RESET_rstgen_rstn_i2c3_apb_;
  594. _CLEAR_RESET_rstgen_rstn_i2c3_core_;
  595. }
  596. INIT_FUNC_DEF(wdt)
  597. {
  598. _ENABLE_CLOCK_clk_wdtimer_apb_;
  599. _ENABLE_CLOCK_clk_wdt_coreclk_;
  600. _ASSERT_RESET_rstgen_rstn_wdtimer_apb_;
  601. _ASSERT_RESET_rstgen_rstn_wdt_;
  602. _CLEAR_RESET_rstgen_rstn_wdtimer_apb_;
  603. _CLEAR_RESET_rstgen_rstn_wdt_;
  604. }
  605. /* added by chenjieqin for ptc on 20200824 */
  606. INIT_FUNC_DEF(ptc)
  607. {
  608. /* reset clock */
  609. ptc_reset_clock();
  610. /* reset cnt */
  611. ptc_reset();
  612. }
  613. INIT_FUNC_DEF(vout_subsys)
  614. {
  615. _ENABLE_CLOCK_clk_vout_src_ ;
  616. _ENABLE_CLOCK_clk_disp_axi_;
  617. _ENABLE_CLOCK_clk_dispnoc_axi_ ;
  618. _CLEAR_RESET_rstgen_rstn_vout_src_ ;
  619. _CLEAR_RESET_rstgen_rstn_disp_axi_ ;
  620. _CLEAR_RESET_rstgen_rstn_dispnoc_axi_ ;
  621. _ENABLE_CLOCK_clk_vout_apb_ ;
  622. _ENABLE_CLOCK_clk_mapconv_apb_ ;
  623. _ENABLE_CLOCK_clk_mapconv_axi_ ;
  624. _ENABLE_CLOCK_clk_disp0_axi_ ;
  625. _ENABLE_CLOCK_clk_disp1_axi_ ;
  626. _ENABLE_CLOCK_clk_lcdc_oclk_ ;
  627. _ENABLE_CLOCK_clk_lcdc_axi_ ;
  628. _ENABLE_CLOCK_clk_vpp0_axi_ ;
  629. _ENABLE_CLOCK_clk_vpp1_axi_ ;
  630. _ENABLE_CLOCK_clk_vpp2_axi_ ;
  631. _ENABLE_CLOCK_clk_pixrawout_apb_ ;
  632. _ENABLE_CLOCK_clk_pixrawout_axi_ ;
  633. _ENABLE_CLOCK_clk_csi2tx_strm0_pixclk_ ;
  634. _ENABLE_CLOCK_clk_csi2tx_strm0_apb_ ;
  635. _ENABLE_CLOCK_clk_dsi_apb_ ;
  636. _ENABLE_CLOCK_clk_dsi_sys_clk_ ;
  637. _ENABLE_CLOCK_clk_ppi_tx_esc_clk_ ;
  638. _CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_apb_ ;
  639. _CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_axi_ ;
  640. _CLEAR_RESET_vout_sys_rstgen_rstn_disp0_axi_ ;
  641. _CLEAR_RESET_vout_sys_rstgen_rstn_disp1_axi_ ;
  642. _CLEAR_RESET_vout_sys_rstgen_rstn_lcdc_oclk_ ;
  643. _CLEAR_RESET_vout_sys_rstgen_rstn_lcdc_axi_ ;
  644. _CLEAR_RESET_vout_sys_rstgen_rstn_vpp0_axi_ ;
  645. _CLEAR_RESET_vout_sys_rstgen_rstn_vpp1_axi_ ;
  646. _CLEAR_RESET_vout_sys_rstgen_rstn_vpp2_axi_ ;
  647. _CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_apb_ ;
  648. _CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_axi_ ;
  649. _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_apb_ ;
  650. _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_pix_ ;
  651. _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_tx_esc_ ;
  652. //_CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_txbyte_hs_ ;
  653. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_apb_ ;
  654. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_sys_ ;
  655. //TODO:confirm these register
  656. //_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_dpi_pix_ ;
  657. //_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_txbyte_hs_ ;
  658. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_tx_esc_ ;
  659. _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_rx_esc_ ;
  660. }
  661. INIT_FUNC_DEF(lcdc)
  662. {
  663. }
  664. INIT_FUNC_DEF(pixrawout)
  665. {
  666. }
  667. INIT_FUNC_DEF(vpp0)
  668. {
  669. }
  670. INIT_FUNC_DEF(vpp1)
  671. {
  672. }
  673. INIT_FUNC_DEF(vpp2)
  674. {
  675. }
  676. INIT_FUNC_DEF(map_conv)
  677. {
  678. }
  679. INIT_FUNC_DEF(csi2tx)
  680. {
  681. }
  682. INIT_FUNC_DEF(dsitx)
  683. {
  684. }
  685. /*init system GPIO*/
  686. int board_hw_init(void)
  687. {
  688. sys_funcshare_io_input_en();
  689. INIT_FUNC_CALL(wave511);
  690. INIT_FUNC_CALL(gc300);
  691. INIT_FUNC_CALL(codaj21);
  692. INIT_FUNC_CALL(nvdla);
  693. INIT_FUNC_CALL(wave521);
  694. INIT_FUNC_CALL(gmac);
  695. INIT_FUNC_CALL(nne50);
  696. INIT_FUNC_CALL(vp6);
  697. INIT_FUNC_CALL(noc);
  698. //INIT_FUNC_CALL(syscon);
  699. //INIT_FUNC_CALL(gpio);
  700. INIT_FUNC_CALL(audio_subsys);
  701. INIT_FUNC_CALL(i2srx_3ch);
  702. INIT_FUNC_CALL(pdm);
  703. INIT_FUNC_CALL(i2svad);
  704. INIT_FUNC_CALL(spdif);
  705. INIT_FUNC_CALL(pwmdac);
  706. INIT_FUNC_CALL(i2sdac0);
  707. INIT_FUNC_CALL(i2sdac1);
  708. INIT_FUNC_CALL(i2sdac16k);
  709. INIT_FUNC_CALL(usb);
  710. INIT_FUNC_CALL(sgdma1p);
  711. //INIT_FUNC_CALL(qspi);
  712. INIT_FUNC_CALL(sgdma2p);
  713. INIT_FUNC_CALL(sdio0);
  714. INIT_FUNC_CALL(sdio1);
  715. INIT_FUNC_CALL(spi2ahb);
  716. INIT_FUNC_CALL(ezmaster);
  717. INIT_FUNC_CALL(secengine);
  718. INIT_FUNC_CALL(uart0);
  719. INIT_FUNC_CALL(uart1);
  720. INIT_FUNC_CALL(spi0);
  721. INIT_FUNC_CALL(spi1);
  722. INIT_FUNC_CALL(i2c0);
  723. INIT_FUNC_CALL(i2c1);
  724. INIT_FUNC_CALL(trng);
  725. INIT_FUNC_CALL(otp);
  726. INIT_FUNC_CALL(vp6_intc); /*include intc0 and intc1*/
  727. INIT_FUNC_CALL(spi2);
  728. INIT_FUNC_CALL(spi3);
  729. INIT_FUNC_CALL(uart2);
  730. //INIT_FUNC_CALL(uart3);
  731. INIT_FUNC_CALL(i2c2);
  732. INIT_FUNC_CALL(i2c3);
  733. //INIT_FUNC_CALL(wdt);
  734. INIT_FUNC_CALL(ptc);
  735. /** Video Output Subsystem **/
  736. INIT_FUNC_CALL(vout_subsys);
  737. INIT_FUNC_CALL(lcdc);
  738. INIT_FUNC_CALL(pixrawout);
  739. INIT_FUNC_CALL(vpp0);
  740. INIT_FUNC_CALL(vpp1);
  741. INIT_FUNC_CALL(vpp2);
  742. INIT_FUNC_CALL(map_conv);
  743. INIT_FUNC_CALL(csi2tx);
  744. INIT_FUNC_CALL(dsitx);
  745. return 0;
  746. }
  747. /*
  748. * Miscellaneous platform dependent initializations
  749. */
  750. int board_init(void)
  751. {
  752. int ret;
  753. gd->bd->bi_arch_number = MACH_TYPE_STARFIVE_VIC7100;
  754. gd->bd->bi_boot_params = PHYS_SDRAM_0;
  755. /* enable all cache ways */
  756. ret = cache_enable_ways();
  757. if (ret) {
  758. debug("%s: could not enable cache ways\n", __func__);
  759. return ret;
  760. }
  761. return 0;
  762. }
  763. void reset_phy(void)
  764. {
  765. volatile uint32_t loop;
  766. /*
  767. * Init includes toggling the reset line which is connected to GPIO 0 pin 12.
  768. * This is the only pin I can see on the 16 GPIO which is currently set as an.
  769. * output. We will hard code the setup here to avoid having to have a GPIO
  770. * driver as well...
  771. *
  772. * The Aloe board is strapped for unmanaged mode and needs two pulses of the
  773. * reset line to configure the device properly.
  774. *
  775. * The RX_CLK, TX_CLK and RXD7 pins are strapped high and the remainder low.
  776. * This selects GMII mode with auto 10/100/1000 and 125MHz clkout.
  777. */
  778. g_aloe_gpio->OUTPUT_EN |= 0x00001000ul; /* Configure pin 12 as an output */
  779. g_aloe_gpio->OUTPUT_VAL &= 0x0000EFFFul; /* Clear pin 12 to reset PHY */
  780. for(loop = 0; loop != 1000; loop++) /* Short delay, I'm not sure how much is needed... */
  781. {
  782. ;
  783. }
  784. g_aloe_gpio->OUTPUT_VAL |= 0x00001000ul; /* Take PHY^ out of reset */
  785. for(loop = 0; loop != 1000; loop++) /* Short delay, I'm not sure how much is needed... */
  786. {
  787. ;
  788. }
  789. g_aloe_gpio->OUTPUT_VAL &= 0x0000EFFFul; /* Second reset pulse */
  790. for(loop = 0; loop != 1000; loop++) /* Short delay, I'm not sure how much is needed... */
  791. {
  792. ;
  793. }
  794. g_aloe_gpio->OUTPUT_VAL |= 0x00001000ul; /* Out of reset once more */
  795. /* Need at least 15mS delay before accessing PHY after reset... */
  796. for(loop = 0; loop != 10000; loop++) /* Long delay, I'm not sure how much is needed... */
  797. {
  798. ;
  799. }
  800. }
  801. /* This define is a value used for error/unknown serial. If we really care about distinguishing errors and 0 is valid, we'll need a different one. */
  802. #define ERROR_READING_SERIAL_NUMBER 0
  803. #ifdef CONFIG_MISC_INIT_R
  804. static u32 setup_serialnum(void);
  805. static void setup_macaddr(u32 serialnum);
  806. int misc_init_r(void)
  807. {
  808. if (!env_get("serial#")) {
  809. u32 serialnum = setup_serialnum();
  810. setup_macaddr(serialnum);
  811. }
  812. return 0;
  813. }
  814. #endif
  815. #if defined(CONFIG_ETH_DESIGNWARE) && !defined(CONFIG_DM_ETH)
  816. int board_eth_init(struct bd_info *bd)
  817. {
  818. int rc = 0;
  819. rc = designware_initialize(SIFIVE_BASE_ETHERNET, PHY_INTERFACE_MODE_RGMII_TXID);
  820. return rc;
  821. }
  822. #endif
  823. ulong board_flash_get_legacy(ulong base, int banknum, flash_info_t *info)
  824. {
  825. return 0;
  826. }
  827. /*void *board_fdt_blob_setup(void)
  828. {
  829. void **ptr = (void *)CONFIG_SYS_SDRAM_BASE;
  830. if (fdt_magic(*ptr) == FDT_MAGIC)
  831. return (void *)*ptr;
  832. return (void *)CONFIG_SYS_FDT_BASE;
  833. }*/
  834. #if CONFIG_IS_ENABLED(SIFIVE_OTP)
  835. static u32 otp_read_serialnum(struct udevice *dev)
  836. {
  837. u32 serial[2] = {0};
  838. int ret;
  839. for (int i = 0xfe * 4; i > 0; i -= 8) {
  840. ret = misc_read(dev, i, serial, sizeof(serial));
  841. if (ret) {
  842. printf("%s: error reading serial from OTP\n", __func__);
  843. break;
  844. }
  845. if (serial[0] == ~serial[1])
  846. return serial[0];
  847. }
  848. return ERROR_READING_SERIAL_NUMBER;
  849. }
  850. #endif
  851. static u32 setup_serialnum(void)
  852. {
  853. u32 serial = ERROR_READING_SERIAL_NUMBER;
  854. char serial_str[6];
  855. #if CONFIG_IS_ENABLED(SIFIVE_OTP)
  856. struct udevice *dev;
  857. int ret;
  858. // init OTP
  859. ret = uclass_get_device_by_driver(UCLASS_MISC, DM_GET_DRIVER(hifive_otp), &dev);
  860. if (ret) {
  861. debug("%s: could not find otp device\n", __func__);
  862. return serial;
  863. }
  864. // read serial from OTP and set env var
  865. serial = otp_read_serialnum(dev);
  866. snprintf(serial_str, sizeof(serial_str), "%05"PRIu32, serial);
  867. env_set("serial#", serial_str);
  868. #endif
  869. return serial;
  870. }
  871. static void setup_macaddr(u32 serialnum) {
  872. // OR the serial into the MAC -- see SiFive FSBL
  873. unsigned char mac[6] = {0x66,0x34,0xb0,0x6c,0xde,0xad };
  874. mac[5] |= (serialnum >> 0) & 0xff;
  875. mac[4] |= (serialnum >> 8) & 0xff;
  876. mac[3] |= (serialnum >> 16) & 0xff;
  877. eth_env_set_enetaddr("ethaddr", mac);
  878. }
  879. #ifdef CONFIG_MMC
  880. #include <asm/arch/starfive_vic_dw_mmc.h>
  881. int board_mmc_init(struct bd_info *bis)
  882. {
  883. int ret = 0;
  884. #if CONFIG_IS_ENABLED(STARFIVE_VIC_DWMMC)
  885. ret = starfive_mmc_add_port(0,SDIO0_BASE_ADDR,4);
  886. #endif
  887. if (ret)
  888. debug("init_dwmmc failed\n");
  889. return ret;
  890. }
  891. #endif