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* isp_rstgen controller C MACRO generated by ezchip
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#ifndef _ISP_RSTGEN_MACRO_H_
#define _ISP_RSTGEN_MACRO_H_

//#define ISP_RSTGEN_BASE_ADDR 0x0
#define isp_rstgen_Software_RESET_assert0_REG_ADDR  ISP_RSTGEN_BASE_ADDR + 0x0

#define isp_rstgen_Software_RESET_status0_REG_ADDR  ISP_RSTGEN_BASE_ADDR + 0x4

#define _READ_RESET_STATUS_isp_rstgen_rst_n_sys_clk_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_n_sys_clk_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (0x1&0x1); \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR); \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_rst_n_sys_clk_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (0x0&0x1); \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR); \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_n_pclk_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_n_pclk_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>1; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_rst_n_pclk_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>1; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_n_sys_clk_1_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_n_sys_clk_1_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<2); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>2; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_rst_n_sys_clk_1_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<2); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>2; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if0_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if0_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<3); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>3; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if0_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<3); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>3; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if1_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if1_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<4); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>4; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if1_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<4); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>4; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if2_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if2_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<5); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>5; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if2_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<5); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>5; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if3_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if3_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<6); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>6; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if3_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<6); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>6; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if10_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 7; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if10_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<7); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>7; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if10_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<7); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>7; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if11_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if11_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<8); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>8; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if11_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<8); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>8; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if12_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 9; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if12_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<9); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>9; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if12_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<9); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>9; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if13_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 10; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if13_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<10); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>10; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if13_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<10); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>10; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_isp_0_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 11; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_isp_0_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<11); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>11; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_rst_isp_0_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<11); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>11; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_isp_1_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 12; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_isp_1_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<12); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>12; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_rst_isp_1_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<12); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>12; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_p_axird_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 13; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_p_axird_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<13); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>13; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_rst_p_axird_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<13); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>13; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_p_axiwr_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 14; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_p_axiwr_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<14); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>14; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_rst_p_axiwr_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<14); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>14; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_p_isp0_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 15; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_p_isp0_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<15); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>15; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _CLEAR_RESET_isp_rstgen_rst_p_isp0_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<15); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>15; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_p_isp1_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_p_isp1_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<16); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>16; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _CLEAR_RESET_isp_rstgen_rst_p_isp1_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<16); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>16; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _READ_RESET_STATUS_isp_rstgen_dphy_hw_rstn_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 17; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_dphy_hw_rstn_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<17); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>17; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_dphy_hw_rstn_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<17); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>17; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_dphy_rstb09_always_on_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 18; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_dphy_rstb09_always_on_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<18); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>18; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _CLEAR_RESET_isp_rstgen_dphy_rstb09_always_on_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<18); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>18; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_c_isp0_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 19; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_c_isp0_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<19); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<19; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>19; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _CLEAR_RESET_isp_rstgen_rst_c_isp0_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<19); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<19; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>19; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#define _READ_RESET_STATUS_isp_rstgen_rst_c_isp1_(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 20; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _ASSERT_RESET_isp_rstgen_rst_c_isp1_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<20); \
	_ezchip_macro_read_value_ |= (0x1&0x1)<<20; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>20; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x1); \
}

#define _CLEAR_RESET_isp_rstgen_rst_c_isp1_ { \
	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<20); \
	_ezchip_macro_read_value_ |= (0x0&0x1)<<20; \
	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
	do { \
		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>20; \
		_ezchip_macro_read_value_ &= 0x1;\
	} while(_ezchip_macro_read_value_!=0x0); \
}

#endif //_ISP_RSTGEN_MACRO_H_
