vic_module_reset_clkgen.h 3.1 KB

123456789101112131415161718192021222324252627282930313233343536373839404142434445464748495051525354555657585960616263646566676869707172737475767778798081828384858687888990919293949596979899100101102103104
  1. #ifndef _SFC_VIC_MODULE_RESET_CLKGEN_H
  2. #define _SFC_VIC_MODULE_RESET_CLKGEN_H
  3. #define vic_uart0_reset_clk_gpio_isp_enable { \
  4. _ENABLE_CLOCK_clk_uart0_apb_; \
  5. _ENABLE_CLOCK_clk_uart0_core_; \
  6. _DIVIDE_CLOCK_clk_uart0_core_(8); \
  7. _CLEAR_RESET_rstgen_rstn_uart0_core_; \
  8. _CLEAR_RESET_rstgen_rstn_uart0_apb_; \
  9. SET_GPIO_uart0_pad_sin(13); \
  10. SET_GPIO_13_doen_HIGH; \
  11. SET_GPIO_12_dout_uart0_pad_sout; \
  12. SET_GPIO_12_doen_LOW; \
  13. }
  14. #define vic_uart0_reset_clk_gpio_misc_enable { \
  15. _ENABLE_CLOCK_clk_uart0_apb_; \
  16. _ENABLE_CLOCK_clk_uart0_core_; \
  17. _CLEAR_RESET_rstgen_rstn_uart0_core_; \
  18. _CLEAR_RESET_rstgen_rstn_uart0_apb_; \
  19. SET_GPIO_uart0_pad_sin(5); \
  20. SET_GPIO_5_doen_HIGH; \
  21. SET_GPIO_6_dout_uart0_pad_sout; \
  22. SET_GPIO_6_doen_LOW; \
  23. }
  24. #define vic_uart1_reset_clk_gpio_isp_enable { \
  25. _ENABLE_CLOCK_clk_uart1_apb_; \
  26. _ENABLE_CLOCK_clk_uart1_core_; \
  27. _CLEAR_RESET_rstgen_rstn_uart1_core_; \
  28. _CLEAR_RESET_rstgen_rstn_uart1_apb_; \
  29. SET_GPIO_12_dout_uart1_pad_sout; \
  30. SET_GPIO_uart1_pad_sin(13); \
  31. SET_GPIO_13_doen_HIGH; \
  32. SET_GPIO_12_doen_LOW; \
  33. }
  34. #define vic_uart1_reset_clk_gpio_misc_enable { \
  35. _ENABLE_CLOCK_clk_uart1_apb_; \
  36. _ENABLE_CLOCK_clk_uart1_core_; \
  37. _CLEAR_RESET_rstgen_rstn_uart1_core_; \
  38. _CLEAR_RESET_rstgen_rstn_uart1_apb_; \
  39. SET_GPIO_6_dout_uart1_pad_sout; \
  40. SET_GPIO_uart1_pad_sin(5); \
  41. SET_GPIO_5_doen_HIGH; \
  42. SET_GPIO_6_doen_LOW; \
  43. }
  44. #define vic_uart2_reset_clk_gpio_isp_enable { \
  45. _ENABLE_CLOCK_clk_uart2_apb_; \
  46. _ENABLE_CLOCK_clk_uart2_core_; \
  47. _CLEAR_RESET_rstgen_rstn_uart2_core_; \
  48. _CLEAR_RESET_rstgen_rstn_uart2_apb_; \
  49. SET_GPIO_uart2_pad_sin(13); \
  50. SET_GPIO_13_doen_HIGH; \
  51. SET_GPIO_12_dout_uart2_pad_sout; \
  52. SET_GPIO_12_doen_LOW; \
  53. }
  54. #define vic_uart2_reset_clk_disable { \
  55. _DISABLE_CLOCK_clk_uart2_apb_; \
  56. _ASSERT_RESET_rstgen_rstn_uart2_apb_; \
  57. _ASSERT_RESET_rstgen_rstn_uart2_core_; \
  58. }
  59. #define vic_uart2_reset_clk_gpio_misc_enable { \
  60. vic_uart2_reset_clk_disable; \
  61. _ENABLE_CLOCK_clk_uart2_apb_; \
  62. _ENABLE_CLOCK_clk_uart2_core_; \
  63. _CLEAR_RESET_rstgen_rstn_uart2_core_; \
  64. _CLEAR_RESET_rstgen_rstn_uart2_apb_; \
  65. SET_GPIO_uart2_pad_sin(13); \
  66. SET_GPIO_13_doen_HIGH; \
  67. SET_GPIO_14_dout_uart2_pad_sout; \
  68. SET_GPIO_14_doen_LOW; \
  69. }
  70. #define vic_uart3_reset_clk_gpio_isp_enable { \
  71. _ENABLE_CLOCK_clk_uart3_apb_; \
  72. _ENABLE_CLOCK_clk_uart3_core_; \
  73. _CLEAR_RESET_rstgen_rstn_uart3_core_; \
  74. _CLEAR_RESET_rstgen_rstn_uart3_apb_; \
  75. SET_GPIO_uart3_pad_sin(13); \
  76. SET_GPIO_13_doen_HIGH; \
  77. SET_GPIO_12_dout_uart3_pad_sout; \
  78. SET_GPIO_12_doen_LOW; \
  79. }
  80. #define vic_uart3_reset_clk_gpio_misc_enable { \
  81. _ENABLE_CLOCK_clk_uart3_apb_; \
  82. _ENABLE_CLOCK_clk_uart3_core_; \
  83. _CLEAR_RESET_rstgen_rstn_uart3_core_; \
  84. _CLEAR_RESET_rstgen_rstn_uart3_apb_; \
  85. SET_GPIO_uart2_pad_sin(13); \
  86. SET_GPIO_13_doen_HIGH; \
  87. SET_GPIO_14_dout_uart2_pad_sout; \
  88. SET_GPIO_14_doen_LOW; \
  89. }
  90. #endif /* _SFC_VIC_MODULE_RESET_CLKGEN_H */