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72778277927802781278227832784278527862787278827892790279127922793279427952796279727982799280028012802280328042805280628072808280928102811281228132814281528162817281828192820282128222823282428252826282728282829283028312832283328342835283628372838283928402841284228432844284528462847284828492850285128522853285428552856285728582859286028612862286328642865286628672868286928702871287228732874287528762877287828792880288128822883288428852886288728882889289028912892289328942895289628972898289929002901290229032904290529062907290829092910291129122913291429152916291729182919292029212922292329242925292629272928292929302931293229332934293529362937293829392940294129422943294429452946294729482949295029512952295329542955295629572958295929602961296229632964296529662967296829692970297129722973297429752976297729782979298029812982298329842985298629872988298929902991299229932994299529962997299829993000300130023003300430053006300730083009301030113012301330143015301630173018301930203021302230233024302530263027302830293030303130323033303430353036303730383039304030413042304330443045304630473048304930503051305230533054305530563057305830593060306130623063306430653066306730683069307030713072307330743075307630773078307930803081308230833084308530863087308830893090309130923093309430953096309730983099
  1. /******************************************************************
  2. *
  3. * rstgen controller C MACRO generated by ezchip
  4. *
  5. ******************************************************************/
  6. #ifndef _RSTGEN_MACRO_H_
  7. #define _RSTGEN_MACRO_H_
  8. //#define RSTGEN_BASE_ADDR 0x0
  9. #define rstgen_Software_RESET_assert0_REG_ADDR RSTGEN_BASE_ADDR + 0x0
  10. #define rstgen_Software_RESET_assert1_REG_ADDR RSTGEN_BASE_ADDR + 0x4
  11. #define rstgen_Software_RESET_assert2_REG_ADDR RSTGEN_BASE_ADDR + 0x8
  12. #define rstgen_Software_RESET_assert3_REG_ADDR RSTGEN_BASE_ADDR + 0xC
  13. #define rstgen_Software_RESET_status0_REG_ADDR RSTGEN_BASE_ADDR + 0x10
  14. #define rstgen_Software_RESET_status1_REG_ADDR RSTGEN_BASE_ADDR + 0x14
  15. #define rstgen_Software_RESET_status2_REG_ADDR RSTGEN_BASE_ADDR + 0x18
  16. #define rstgen_Software_RESET_status3_REG_ADDR RSTGEN_BASE_ADDR + 0x1C
  17. #define _READ_RESET_STATUS_rstgen_rstn_dom3ahb_bus_(_ezchip_macro_read_value_) { \
  18. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR); \
  19. _ezchip_macro_read_value_ &= 0x1;\
  20. }
  21. #define _ASSERT_RESET_rstgen_rstn_dom3ahb_bus_ { \
  22. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  23. _ezchip_macro_read_value_ &= ~(0x1); \
  24. _ezchip_macro_read_value_ |= (0x1&0x1); \
  25. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  26. do { \
  27. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR); \
  28. _ezchip_macro_read_value_ &= 0x1;\
  29. } while(_ezchip_macro_read_value_!=0x0); \
  30. }
  31. #define _CLEAR_RESET_rstgen_rstn_dom3ahb_bus_ { \
  32. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  33. _ezchip_macro_read_value_ &= ~(0x1); \
  34. _ezchip_macro_read_value_ |= (0x0&0x1); \
  35. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  36. do { \
  37. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR); \
  38. _ezchip_macro_read_value_ &= 0x1;\
  39. } while(_ezchip_macro_read_value_!=0x1); \
  40. }
  41. #define _READ_RESET_STATUS_rstgen_rstn_dom7ahb_bus_(_ezchip_macro_read_value_) { \
  42. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 1; \
  43. _ezchip_macro_read_value_ &= 0x1;\
  44. }
  45. #define _ASSERT_RESET_rstgen_rstn_dom7ahb_bus_ { \
  46. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  47. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  48. _ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
  49. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  50. do { \
  51. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>1; \
  52. _ezchip_macro_read_value_ &= 0x1;\
  53. } while(_ezchip_macro_read_value_!=0x0); \
  54. }
  55. #define _CLEAR_RESET_rstgen_rstn_dom7ahb_bus_ { \
  56. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  57. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  58. _ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
  59. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  60. do { \
  61. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>1; \
  62. _ezchip_macro_read_value_ &= 0x1;\
  63. } while(_ezchip_macro_read_value_!=0x1); \
  64. }
  65. #define _READ_RESET_STATUS_rstgen_rst_u74_(_ezchip_macro_read_value_) { \
  66. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 2; \
  67. _ezchip_macro_read_value_ &= 0x1;\
  68. }
  69. #define _ASSERT_RESET_rstgen_rst_u74_ { \
  70. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  71. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  72. _ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
  73. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  74. do { \
  75. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>2; \
  76. _ezchip_macro_read_value_ &= 0x1;\
  77. } while(_ezchip_macro_read_value_!=0x1); \
  78. }
  79. #define _CLEAR_RESET_rstgen_rst_u74_ { \
  80. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  81. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  82. _ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
  83. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  84. do { \
  85. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>2; \
  86. _ezchip_macro_read_value_ &= 0x1;\
  87. } while(_ezchip_macro_read_value_!=0x0); \
  88. }
  89. #define _READ_RESET_STATUS_rstgen_rstn_u74_axi_(_ezchip_macro_read_value_) { \
  90. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 3; \
  91. _ezchip_macro_read_value_ &= 0x1;\
  92. }
  93. #define _ASSERT_RESET_rstgen_rstn_u74_axi_ { \
  94. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  95. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  96. _ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
  97. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  98. do { \
  99. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>3; \
  100. _ezchip_macro_read_value_ &= 0x1;\
  101. } while(_ezchip_macro_read_value_!=0x0); \
  102. }
  103. #define _CLEAR_RESET_rstgen_rstn_u74_axi_ { \
  104. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  105. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  106. _ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
  107. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  108. do { \
  109. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>3; \
  110. _ezchip_macro_read_value_ &= 0x1;\
  111. } while(_ezchip_macro_read_value_!=0x1); \
  112. }
  113. #define _READ_RESET_STATUS_rstgen_rstn_sgdma2p_ahb_(_ezchip_macro_read_value_) { \
  114. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 4; \
  115. _ezchip_macro_read_value_ &= 0x1;\
  116. }
  117. #define _ASSERT_RESET_rstgen_rstn_sgdma2p_ahb_ { \
  118. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  119. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  120. _ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
  121. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  122. do { \
  123. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>4; \
  124. _ezchip_macro_read_value_ &= 0x1;\
  125. } while(_ezchip_macro_read_value_!=0x0); \
  126. }
  127. #define _CLEAR_RESET_rstgen_rstn_sgdma2p_ahb_ { \
  128. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  129. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  130. _ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
  131. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  132. do { \
  133. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>4; \
  134. _ezchip_macro_read_value_ &= 0x1;\
  135. } while(_ezchip_macro_read_value_!=0x1); \
  136. }
  137. #define _READ_RESET_STATUS_rstgen_rstn_sgdma2p_axi_(_ezchip_macro_read_value_) { \
  138. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 5; \
  139. _ezchip_macro_read_value_ &= 0x1;\
  140. }
  141. #define _ASSERT_RESET_rstgen_rstn_sgdma2p_axi_ { \
  142. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  143. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  144. _ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
  145. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  146. do { \
  147. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>5; \
  148. _ezchip_macro_read_value_ &= 0x1;\
  149. } while(_ezchip_macro_read_value_!=0x0); \
  150. }
  151. #define _CLEAR_RESET_rstgen_rstn_sgdma2p_axi_ { \
  152. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  153. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  154. _ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
  155. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  156. do { \
  157. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>5; \
  158. _ezchip_macro_read_value_ &= 0x1;\
  159. } while(_ezchip_macro_read_value_!=0x1); \
  160. }
  161. #define _READ_RESET_STATUS_rstgen_rstn_dma2pnoc_aix_(_ezchip_macro_read_value_) { \
  162. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 6; \
  163. _ezchip_macro_read_value_ &= 0x1;\
  164. }
  165. #define _ASSERT_RESET_rstgen_rstn_dma2pnoc_aix_ { \
  166. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  167. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  168. _ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
  169. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  170. do { \
  171. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>6; \
  172. _ezchip_macro_read_value_ &= 0x1;\
  173. } while(_ezchip_macro_read_value_!=0x0); \
  174. }
  175. #define _CLEAR_RESET_rstgen_rstn_dma2pnoc_aix_ { \
  176. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  177. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  178. _ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
  179. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  180. do { \
  181. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>6; \
  182. _ezchip_macro_read_value_ &= 0x1;\
  183. } while(_ezchip_macro_read_value_!=0x1); \
  184. }
  185. #define _READ_RESET_STATUS_rstgen_rstn_dla_axi_(_ezchip_macro_read_value_) { \
  186. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 7; \
  187. _ezchip_macro_read_value_ &= 0x1;\
  188. }
  189. #define _ASSERT_RESET_rstgen_rstn_dla_axi_ { \
  190. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  191. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  192. _ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
  193. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  194. do { \
  195. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>7; \
  196. _ezchip_macro_read_value_ &= 0x1;\
  197. } while(_ezchip_macro_read_value_!=0x0); \
  198. }
  199. #define _CLEAR_RESET_rstgen_rstn_dla_axi_ { \
  200. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  201. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  202. _ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
  203. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  204. do { \
  205. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>7; \
  206. _ezchip_macro_read_value_ &= 0x1;\
  207. } while(_ezchip_macro_read_value_!=0x1); \
  208. }
  209. #define _READ_RESET_STATUS_rstgen_rstn_dlanoc_axi_(_ezchip_macro_read_value_) { \
  210. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 8; \
  211. _ezchip_macro_read_value_ &= 0x1;\
  212. }
  213. #define _ASSERT_RESET_rstgen_rstn_dlanoc_axi_ { \
  214. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  215. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  216. _ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
  217. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  218. do { \
  219. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>8; \
  220. _ezchip_macro_read_value_ &= 0x1;\
  221. } while(_ezchip_macro_read_value_!=0x0); \
  222. }
  223. #define _CLEAR_RESET_rstgen_rstn_dlanoc_axi_ { \
  224. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  225. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  226. _ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
  227. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  228. do { \
  229. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>8; \
  230. _ezchip_macro_read_value_ &= 0x1;\
  231. } while(_ezchip_macro_read_value_!=0x1); \
  232. }
  233. #define _READ_RESET_STATUS_rstgen_rstn_dla_apb_(_ezchip_macro_read_value_) { \
  234. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 9; \
  235. _ezchip_macro_read_value_ &= 0x1;\
  236. }
  237. #define _ASSERT_RESET_rstgen_rstn_dla_apb_ { \
  238. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  239. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  240. _ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
  241. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  242. do { \
  243. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>9; \
  244. _ezchip_macro_read_value_ &= 0x1;\
  245. } while(_ezchip_macro_read_value_!=0x0); \
  246. }
  247. #define _CLEAR_RESET_rstgen_rstn_dla_apb_ { \
  248. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  249. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  250. _ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
  251. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  252. do { \
  253. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>9; \
  254. _ezchip_macro_read_value_ &= 0x1;\
  255. } while(_ezchip_macro_read_value_!=0x1); \
  256. }
  257. #define _READ_RESET_STATUS_rstgen_rst_vp6_DReset_(_ezchip_macro_read_value_) { \
  258. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 10; \
  259. _ezchip_macro_read_value_ &= 0x1;\
  260. }
  261. #define _ASSERT_RESET_rstgen_rst_vp6_DReset_ { \
  262. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  263. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  264. _ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
  265. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  266. do { \
  267. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>10; \
  268. _ezchip_macro_read_value_ &= 0x1;\
  269. } while(_ezchip_macro_read_value_!=0x1); \
  270. }
  271. #define _CLEAR_RESET_rstgen_rst_vp6_DReset_ { \
  272. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  273. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  274. _ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
  275. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  276. do { \
  277. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>10; \
  278. _ezchip_macro_read_value_ &= 0x1;\
  279. } while(_ezchip_macro_read_value_!=0x0); \
  280. }
  281. #define _READ_RESET_STATUS_rstgen_rst_vp6_Breset_(_ezchip_macro_read_value_) { \
  282. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 11; \
  283. _ezchip_macro_read_value_ &= 0x1;\
  284. }
  285. #define _ASSERT_RESET_rstgen_rst_vp6_Breset_ { \
  286. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  287. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  288. _ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
  289. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  290. do { \
  291. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>11; \
  292. _ezchip_macro_read_value_ &= 0x1;\
  293. } while(_ezchip_macro_read_value_!=0x1); \
  294. }
  295. #define _CLEAR_RESET_rstgen_rst_vp6_Breset_ { \
  296. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  297. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  298. _ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
  299. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  300. do { \
  301. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>11; \
  302. _ezchip_macro_read_value_ &= 0x1;\
  303. } while(_ezchip_macro_read_value_!=0x0); \
  304. }
  305. #define _READ_RESET_STATUS_rstgen_rstn_vp6_axi_(_ezchip_macro_read_value_) { \
  306. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 12; \
  307. _ezchip_macro_read_value_ &= 0x1;\
  308. }
  309. #define _ASSERT_RESET_rstgen_rstn_vp6_axi_ { \
  310. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  311. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  312. _ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
  313. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  314. do { \
  315. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>12; \
  316. _ezchip_macro_read_value_ &= 0x1;\
  317. } while(_ezchip_macro_read_value_!=0x0); \
  318. }
  319. #define _CLEAR_RESET_rstgen_rstn_vp6_axi_ { \
  320. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  321. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  322. _ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
  323. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  324. do { \
  325. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>12; \
  326. _ezchip_macro_read_value_ &= 0x1;\
  327. } while(_ezchip_macro_read_value_!=0x1); \
  328. }
  329. #define _READ_RESET_STATUS_rstgen_rstn_vdecbrg_main_(_ezchip_macro_read_value_) { \
  330. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 13; \
  331. _ezchip_macro_read_value_ &= 0x1;\
  332. }
  333. #define _ASSERT_RESET_rstgen_rstn_vdecbrg_main_ { \
  334. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  335. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  336. _ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
  337. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  338. do { \
  339. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>13; \
  340. _ezchip_macro_read_value_ &= 0x1;\
  341. } while(_ezchip_macro_read_value_!=0x0); \
  342. }
  343. #define _CLEAR_RESET_rstgen_rstn_vdecbrg_main_ { \
  344. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  345. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  346. _ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
  347. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  348. do { \
  349. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>13; \
  350. _ezchip_macro_read_value_ &= 0x1;\
  351. } while(_ezchip_macro_read_value_!=0x1); \
  352. }
  353. #define _READ_RESET_STATUS_rstgen_rstn_vdec_axi_(_ezchip_macro_read_value_) { \
  354. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 14; \
  355. _ezchip_macro_read_value_ &= 0x1;\
  356. }
  357. #define _ASSERT_RESET_rstgen_rstn_vdec_axi_ { \
  358. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  359. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  360. _ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
  361. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  362. do { \
  363. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>14; \
  364. _ezchip_macro_read_value_ &= 0x1;\
  365. } while(_ezchip_macro_read_value_!=0x0); \
  366. }
  367. #define _CLEAR_RESET_rstgen_rstn_vdec_axi_ { \
  368. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  369. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  370. _ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
  371. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  372. do { \
  373. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>14; \
  374. _ezchip_macro_read_value_ &= 0x1;\
  375. } while(_ezchip_macro_read_value_!=0x1); \
  376. }
  377. #define _READ_RESET_STATUS_rstgen_rstn_vdec_bclk_(_ezchip_macro_read_value_) { \
  378. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 15; \
  379. _ezchip_macro_read_value_ &= 0x1;\
  380. }
  381. #define _ASSERT_RESET_rstgen_rstn_vdec_bclk_ { \
  382. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  383. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  384. _ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
  385. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  386. do { \
  387. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>15; \
  388. _ezchip_macro_read_value_ &= 0x1;\
  389. } while(_ezchip_macro_read_value_!=0x0); \
  390. }
  391. #define _CLEAR_RESET_rstgen_rstn_vdec_bclk_ { \
  392. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  393. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  394. _ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
  395. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  396. do { \
  397. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>15; \
  398. _ezchip_macro_read_value_ &= 0x1;\
  399. } while(_ezchip_macro_read_value_!=0x1); \
  400. }
  401. #define _READ_RESET_STATUS_rstgen_rstn_vdec_cclk_(_ezchip_macro_read_value_) { \
  402. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 16; \
  403. _ezchip_macro_read_value_ &= 0x1;\
  404. }
  405. #define _ASSERT_RESET_rstgen_rstn_vdec_cclk_ { \
  406. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  407. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  408. _ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
  409. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  410. do { \
  411. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>16; \
  412. _ezchip_macro_read_value_ &= 0x1;\
  413. } while(_ezchip_macro_read_value_!=0x0); \
  414. }
  415. #define _CLEAR_RESET_rstgen_rstn_vdec_cclk_ { \
  416. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  417. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  418. _ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
  419. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  420. do { \
  421. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>16; \
  422. _ezchip_macro_read_value_ &= 0x1;\
  423. } while(_ezchip_macro_read_value_!=0x1); \
  424. }
  425. #define _READ_RESET_STATUS_rstgen_rstn_vdec_apb_(_ezchip_macro_read_value_) { \
  426. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 17; \
  427. _ezchip_macro_read_value_ &= 0x1;\
  428. }
  429. #define _ASSERT_RESET_rstgen_rstn_vdec_apb_ { \
  430. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  431. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  432. _ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
  433. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  434. do { \
  435. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>17; \
  436. _ezchip_macro_read_value_ &= 0x1;\
  437. } while(_ezchip_macro_read_value_!=0x0); \
  438. }
  439. #define _CLEAR_RESET_rstgen_rstn_vdec_apb_ { \
  440. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  441. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  442. _ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
  443. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  444. do { \
  445. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>17; \
  446. _ezchip_macro_read_value_ &= 0x1;\
  447. } while(_ezchip_macro_read_value_!=0x1); \
  448. }
  449. #define _READ_RESET_STATUS_rstgen_rstn_jpeg_axi_(_ezchip_macro_read_value_) { \
  450. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 18; \
  451. _ezchip_macro_read_value_ &= 0x1;\
  452. }
  453. #define _ASSERT_RESET_rstgen_rstn_jpeg_axi_ { \
  454. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  455. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  456. _ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
  457. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  458. do { \
  459. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>18; \
  460. _ezchip_macro_read_value_ &= 0x1;\
  461. } while(_ezchip_macro_read_value_!=0x0); \
  462. }
  463. #define _CLEAR_RESET_rstgen_rstn_jpeg_axi_ { \
  464. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  465. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  466. _ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
  467. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  468. do { \
  469. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>18; \
  470. _ezchip_macro_read_value_ &= 0x1;\
  471. } while(_ezchip_macro_read_value_!=0x1); \
  472. }
  473. #define _READ_RESET_STATUS_rstgen_rstn_jpeg_cclk_(_ezchip_macro_read_value_) { \
  474. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 19; \
  475. _ezchip_macro_read_value_ &= 0x1;\
  476. }
  477. #define _ASSERT_RESET_rstgen_rstn_jpeg_cclk_ { \
  478. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  479. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  480. _ezchip_macro_read_value_ |= (0x1&0x1)<<19; \
  481. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  482. do { \
  483. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>19; \
  484. _ezchip_macro_read_value_ &= 0x1;\
  485. } while(_ezchip_macro_read_value_!=0x0); \
  486. }
  487. #define _CLEAR_RESET_rstgen_rstn_jpeg_cclk_ { \
  488. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  489. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  490. _ezchip_macro_read_value_ |= (0x0&0x1)<<19; \
  491. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  492. do { \
  493. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>19; \
  494. _ezchip_macro_read_value_ &= 0x1;\
  495. } while(_ezchip_macro_read_value_!=0x1); \
  496. }
  497. #define _READ_RESET_STATUS_rstgen_rstn_jpeg_apb_(_ezchip_macro_read_value_) { \
  498. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 20; \
  499. _ezchip_macro_read_value_ &= 0x1;\
  500. }
  501. #define _ASSERT_RESET_rstgen_rstn_jpeg_apb_ { \
  502. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  503. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  504. _ezchip_macro_read_value_ |= (0x1&0x1)<<20; \
  505. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  506. do { \
  507. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>20; \
  508. _ezchip_macro_read_value_ &= 0x1;\
  509. } while(_ezchip_macro_read_value_!=0x0); \
  510. }
  511. #define _CLEAR_RESET_rstgen_rstn_jpeg_apb_ { \
  512. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  513. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  514. _ezchip_macro_read_value_ |= (0x0&0x1)<<20; \
  515. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  516. do { \
  517. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>20; \
  518. _ezchip_macro_read_value_ &= 0x1;\
  519. } while(_ezchip_macro_read_value_!=0x1); \
  520. }
  521. #define _READ_RESET_STATUS_rstgen_rstn_jpcgc300_main_(_ezchip_macro_read_value_) { \
  522. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 21; \
  523. _ezchip_macro_read_value_ &= 0x1;\
  524. }
  525. #define _ASSERT_RESET_rstgen_rstn_jpcgc300_main_ { \
  526. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  527. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  528. _ezchip_macro_read_value_ |= (0x1&0x1)<<21; \
  529. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  530. do { \
  531. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>21; \
  532. _ezchip_macro_read_value_ &= 0x1;\
  533. } while(_ezchip_macro_read_value_!=0x0); \
  534. }
  535. #define _CLEAR_RESET_rstgen_rstn_jpcgc300_main_ { \
  536. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  537. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  538. _ezchip_macro_read_value_ |= (0x0&0x1)<<21; \
  539. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  540. do { \
  541. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>21; \
  542. _ezchip_macro_read_value_ &= 0x1;\
  543. } while(_ezchip_macro_read_value_!=0x1); \
  544. }
  545. #define _READ_RESET_STATUS_rstgen_rstn_gc300_2x_(_ezchip_macro_read_value_) { \
  546. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 22; \
  547. _ezchip_macro_read_value_ &= 0x1;\
  548. }
  549. #define _ASSERT_RESET_rstgen_rstn_gc300_2x_ { \
  550. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  551. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  552. _ezchip_macro_read_value_ |= (0x1&0x1)<<22; \
  553. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  554. do { \
  555. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>22; \
  556. _ezchip_macro_read_value_ &= 0x1;\
  557. } while(_ezchip_macro_read_value_!=0x0); \
  558. }
  559. #define _CLEAR_RESET_rstgen_rstn_gc300_2x_ { \
  560. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  561. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  562. _ezchip_macro_read_value_ |= (0x0&0x1)<<22; \
  563. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  564. do { \
  565. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>22; \
  566. _ezchip_macro_read_value_ &= 0x1;\
  567. } while(_ezchip_macro_read_value_!=0x1); \
  568. }
  569. #define _READ_RESET_STATUS_rstgen_rstn_gc300_axi_(_ezchip_macro_read_value_) { \
  570. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 23; \
  571. _ezchip_macro_read_value_ &= 0x1;\
  572. }
  573. #define _ASSERT_RESET_rstgen_rstn_gc300_axi_ { \
  574. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  575. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  576. _ezchip_macro_read_value_ |= (0x1&0x1)<<23; \
  577. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  578. do { \
  579. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>23; \
  580. _ezchip_macro_read_value_ &= 0x1;\
  581. } while(_ezchip_macro_read_value_!=0x0); \
  582. }
  583. #define _CLEAR_RESET_rstgen_rstn_gc300_axi_ { \
  584. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  585. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  586. _ezchip_macro_read_value_ |= (0x0&0x1)<<23; \
  587. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  588. do { \
  589. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>23; \
  590. _ezchip_macro_read_value_ &= 0x1;\
  591. } while(_ezchip_macro_read_value_!=0x1); \
  592. }
  593. #define _READ_RESET_STATUS_rstgen_rstn_gc300_ahb_(_ezchip_macro_read_value_) { \
  594. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 24; \
  595. _ezchip_macro_read_value_ &= 0x1;\
  596. }
  597. #define _ASSERT_RESET_rstgen_rstn_gc300_ahb_ { \
  598. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  599. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  600. _ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
  601. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  602. do { \
  603. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>24; \
  604. _ezchip_macro_read_value_ &= 0x1;\
  605. } while(_ezchip_macro_read_value_!=0x0); \
  606. }
  607. #define _CLEAR_RESET_rstgen_rstn_gc300_ahb_ { \
  608. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  609. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  610. _ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
  611. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  612. do { \
  613. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>24; \
  614. _ezchip_macro_read_value_ &= 0x1;\
  615. } while(_ezchip_macro_read_value_!=0x1); \
  616. }
  617. #define _READ_RESET_STATUS_rstgen_rstn_venc_axi_(_ezchip_macro_read_value_) { \
  618. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 25; \
  619. _ezchip_macro_read_value_ &= 0x1;\
  620. }
  621. #define _ASSERT_RESET_rstgen_rstn_venc_axi_ { \
  622. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  623. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  624. _ezchip_macro_read_value_ |= (0x1&0x1)<<25; \
  625. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  626. do { \
  627. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>25; \
  628. _ezchip_macro_read_value_ &= 0x1;\
  629. } while(_ezchip_macro_read_value_!=0x0); \
  630. }
  631. #define _CLEAR_RESET_rstgen_rstn_venc_axi_ { \
  632. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  633. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  634. _ezchip_macro_read_value_ |= (0x0&0x1)<<25; \
  635. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  636. do { \
  637. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>25; \
  638. _ezchip_macro_read_value_ &= 0x1;\
  639. } while(_ezchip_macro_read_value_!=0x1); \
  640. }
  641. #define _READ_RESET_STATUS_rstgen_rstn_vencbrg_main_(_ezchip_macro_read_value_) { \
  642. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 26; \
  643. _ezchip_macro_read_value_ &= 0x1;\
  644. }
  645. #define _ASSERT_RESET_rstgen_rstn_vencbrg_main_ { \
  646. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  647. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  648. _ezchip_macro_read_value_ |= (0x1&0x1)<<26; \
  649. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  650. do { \
  651. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>26; \
  652. _ezchip_macro_read_value_ &= 0x1;\
  653. } while(_ezchip_macro_read_value_!=0x0); \
  654. }
  655. #define _CLEAR_RESET_rstgen_rstn_vencbrg_main_ { \
  656. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  657. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  658. _ezchip_macro_read_value_ |= (0x0&0x1)<<26; \
  659. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  660. do { \
  661. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>26; \
  662. _ezchip_macro_read_value_ &= 0x1;\
  663. } while(_ezchip_macro_read_value_!=0x1); \
  664. }
  665. #define _READ_RESET_STATUS_rstgen_rstn_venc_bclk_(_ezchip_macro_read_value_) { \
  666. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 27; \
  667. _ezchip_macro_read_value_ &= 0x1;\
  668. }
  669. #define _ASSERT_RESET_rstgen_rstn_venc_bclk_ { \
  670. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  671. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  672. _ezchip_macro_read_value_ |= (0x1&0x1)<<27; \
  673. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  674. do { \
  675. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>27; \
  676. _ezchip_macro_read_value_ &= 0x1;\
  677. } while(_ezchip_macro_read_value_!=0x0); \
  678. }
  679. #define _CLEAR_RESET_rstgen_rstn_venc_bclk_ { \
  680. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  681. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  682. _ezchip_macro_read_value_ |= (0x0&0x1)<<27; \
  683. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  684. do { \
  685. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>27; \
  686. _ezchip_macro_read_value_ &= 0x1;\
  687. } while(_ezchip_macro_read_value_!=0x1); \
  688. }
  689. #define _READ_RESET_STATUS_rstgen_rstn_venc_cclk_(_ezchip_macro_read_value_) { \
  690. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 28; \
  691. _ezchip_macro_read_value_ &= 0x1;\
  692. }
  693. #define _ASSERT_RESET_rstgen_rstn_venc_cclk_ { \
  694. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  695. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  696. _ezchip_macro_read_value_ |= (0x1&0x1)<<28; \
  697. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  698. do { \
  699. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>28; \
  700. _ezchip_macro_read_value_ &= 0x1;\
  701. } while(_ezchip_macro_read_value_!=0x0); \
  702. }
  703. #define _CLEAR_RESET_rstgen_rstn_venc_cclk_ { \
  704. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  705. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  706. _ezchip_macro_read_value_ |= (0x0&0x1)<<28; \
  707. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  708. do { \
  709. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>28; \
  710. _ezchip_macro_read_value_ &= 0x1;\
  711. } while(_ezchip_macro_read_value_!=0x1); \
  712. }
  713. #define _READ_RESET_STATUS_rstgen_rstn_venc_apb_(_ezchip_macro_read_value_) { \
  714. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 29; \
  715. _ezchip_macro_read_value_ &= 0x1;\
  716. }
  717. #define _ASSERT_RESET_rstgen_rstn_venc_apb_ { \
  718. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  719. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  720. _ezchip_macro_read_value_ |= (0x1&0x1)<<29; \
  721. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  722. do { \
  723. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>29; \
  724. _ezchip_macro_read_value_ &= 0x1;\
  725. } while(_ezchip_macro_read_value_!=0x0); \
  726. }
  727. #define _CLEAR_RESET_rstgen_rstn_venc_apb_ { \
  728. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  729. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  730. _ezchip_macro_read_value_ |= (0x0&0x1)<<29; \
  731. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  732. do { \
  733. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>29; \
  734. _ezchip_macro_read_value_ &= 0x1;\
  735. } while(_ezchip_macro_read_value_!=0x1); \
  736. }
  737. #define _READ_RESET_STATUS_rstgen_rstn_ddrphy_apb_(_ezchip_macro_read_value_) { \
  738. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 30; \
  739. _ezchip_macro_read_value_ &= 0x1;\
  740. }
  741. #define _ASSERT_RESET_rstgen_rstn_ddrphy_apb_ { \
  742. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  743. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  744. _ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
  745. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  746. do { \
  747. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>30; \
  748. _ezchip_macro_read_value_ &= 0x1;\
  749. } while(_ezchip_macro_read_value_!=0x0); \
  750. }
  751. #define _CLEAR_RESET_rstgen_rstn_ddrphy_apb_ { \
  752. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  753. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  754. _ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
  755. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  756. do { \
  757. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>30; \
  758. _ezchip_macro_read_value_ &= 0x1;\
  759. } while(_ezchip_macro_read_value_!=0x1); \
  760. }
  761. #define _READ_RESET_STATUS_rstgen_rstn_noc_rob_(_ezchip_macro_read_value_) { \
  762. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 31; \
  763. _ezchip_macro_read_value_ &= 0x1;\
  764. }
  765. #define _ASSERT_RESET_rstgen_rstn_noc_rob_ { \
  766. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  767. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  768. _ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
  769. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  770. do { \
  771. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>31; \
  772. _ezchip_macro_read_value_ &= 0x1;\
  773. } while(_ezchip_macro_read_value_!=0x0); \
  774. }
  775. #define _CLEAR_RESET_rstgen_rstn_noc_rob_ { \
  776. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  777. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  778. _ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
  779. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  780. do { \
  781. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>31; \
  782. _ezchip_macro_read_value_ &= 0x1;\
  783. } while(_ezchip_macro_read_value_!=0x1); \
  784. }
  785. #define _READ_RESET_STATUS_rstgen_rstn_noc_cog_(_ezchip_macro_read_value_) { \
  786. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR); \
  787. _ezchip_macro_read_value_ &= 0x1;\
  788. }
  789. #define _ASSERT_RESET_rstgen_rstn_noc_cog_ { \
  790. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  791. _ezchip_macro_read_value_ &= ~(0x1); \
  792. _ezchip_macro_read_value_ |= (0x1&0x1); \
  793. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  794. do { \
  795. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR); \
  796. _ezchip_macro_read_value_ &= 0x1;\
  797. } while(_ezchip_macro_read_value_!=0x0); \
  798. }
  799. #define _CLEAR_RESET_rstgen_rstn_noc_cog_ { \
  800. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  801. _ezchip_macro_read_value_ &= ~(0x1); \
  802. _ezchip_macro_read_value_ |= (0x0&0x1); \
  803. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  804. do { \
  805. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR); \
  806. _ezchip_macro_read_value_ &= 0x1;\
  807. } while(_ezchip_macro_read_value_!=0x1); \
  808. }
  809. #define _READ_RESET_STATUS_rstgen_rstn_hifi4_axi_(_ezchip_macro_read_value_) { \
  810. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 1; \
  811. _ezchip_macro_read_value_ &= 0x1;\
  812. }
  813. #define _ASSERT_RESET_rstgen_rstn_hifi4_axi_ { \
  814. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  815. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  816. _ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
  817. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  818. do { \
  819. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>1; \
  820. _ezchip_macro_read_value_ &= 0x1;\
  821. } while(_ezchip_macro_read_value_!=0x0); \
  822. }
  823. #define _CLEAR_RESET_rstgen_rstn_hifi4_axi_ { \
  824. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  825. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  826. _ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
  827. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  828. do { \
  829. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>1; \
  830. _ezchip_macro_read_value_ &= 0x1;\
  831. } while(_ezchip_macro_read_value_!=0x1); \
  832. }
  833. #define _READ_RESET_STATUS_rstgen_rstn_hifi4noc_axi_(_ezchip_macro_read_value_) { \
  834. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 2; \
  835. _ezchip_macro_read_value_ &= 0x1;\
  836. }
  837. #define _ASSERT_RESET_rstgen_rstn_hifi4noc_axi_ { \
  838. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  839. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  840. _ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
  841. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  842. do { \
  843. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>2; \
  844. _ezchip_macro_read_value_ &= 0x1;\
  845. } while(_ezchip_macro_read_value_!=0x0); \
  846. }
  847. #define _CLEAR_RESET_rstgen_rstn_hifi4noc_axi_ { \
  848. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  849. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  850. _ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
  851. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  852. do { \
  853. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>2; \
  854. _ezchip_macro_read_value_ &= 0x1;\
  855. } while(_ezchip_macro_read_value_!=0x1); \
  856. }
  857. #define _READ_RESET_STATUS_rstgen_rst_hifi4_DReset_(_ezchip_macro_read_value_) { \
  858. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 3; \
  859. _ezchip_macro_read_value_ &= 0x1;\
  860. }
  861. #define _ASSERT_RESET_rstgen_rst_hifi4_DReset_ { \
  862. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  863. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  864. _ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
  865. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  866. do { \
  867. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>3; \
  868. _ezchip_macro_read_value_ &= 0x1;\
  869. } while(_ezchip_macro_read_value_!=0x1); \
  870. }
  871. #define _CLEAR_RESET_rstgen_rst_hifi4_DReset_ { \
  872. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  873. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  874. _ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
  875. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  876. do { \
  877. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>3; \
  878. _ezchip_macro_read_value_ &= 0x1;\
  879. } while(_ezchip_macro_read_value_!=0x0); \
  880. }
  881. #define _READ_RESET_STATUS_rstgen_rst_hifi4_Breset_(_ezchip_macro_read_value_) { \
  882. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 4; \
  883. _ezchip_macro_read_value_ &= 0x1;\
  884. }
  885. #define _ASSERT_RESET_rstgen_rst_hifi4_Breset_ { \
  886. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  887. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  888. _ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
  889. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  890. do { \
  891. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>4; \
  892. _ezchip_macro_read_value_ &= 0x1;\
  893. } while(_ezchip_macro_read_value_!=0x1); \
  894. }
  895. #define _CLEAR_RESET_rstgen_rst_hifi4_Breset_ { \
  896. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  897. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  898. _ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
  899. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  900. do { \
  901. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>4; \
  902. _ezchip_macro_read_value_ &= 0x1;\
  903. } while(_ezchip_macro_read_value_!=0x0); \
  904. }
  905. #define _READ_RESET_STATUS_rstgen_rstn_usb_axi_(_ezchip_macro_read_value_) { \
  906. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 5; \
  907. _ezchip_macro_read_value_ &= 0x1;\
  908. }
  909. #define _ASSERT_RESET_rstgen_rstn_usb_axi_ { \
  910. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  911. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  912. _ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
  913. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  914. do { \
  915. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>5; \
  916. _ezchip_macro_read_value_ &= 0x1;\
  917. } while(_ezchip_macro_read_value_!=0x0); \
  918. }
  919. #define _CLEAR_RESET_rstgen_rstn_usb_axi_ { \
  920. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  921. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  922. _ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
  923. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  924. do { \
  925. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>5; \
  926. _ezchip_macro_read_value_ &= 0x1;\
  927. } while(_ezchip_macro_read_value_!=0x1); \
  928. }
  929. #define _READ_RESET_STATUS_rstgen_rstn_usbnoc_axi_(_ezchip_macro_read_value_) { \
  930. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 6; \
  931. _ezchip_macro_read_value_ &= 0x1;\
  932. }
  933. #define _ASSERT_RESET_rstgen_rstn_usbnoc_axi_ { \
  934. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  935. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  936. _ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
  937. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  938. do { \
  939. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>6; \
  940. _ezchip_macro_read_value_ &= 0x1;\
  941. } while(_ezchip_macro_read_value_!=0x0); \
  942. }
  943. #define _CLEAR_RESET_rstgen_rstn_usbnoc_axi_ { \
  944. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  945. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  946. _ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
  947. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  948. do { \
  949. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>6; \
  950. _ezchip_macro_read_value_ &= 0x1;\
  951. } while(_ezchip_macro_read_value_!=0x1); \
  952. }
  953. #define _READ_RESET_STATUS_rstgen_rstn_sgdma1p_axi_(_ezchip_macro_read_value_) { \
  954. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 7; \
  955. _ezchip_macro_read_value_ &= 0x1;\
  956. }
  957. #define _ASSERT_RESET_rstgen_rstn_sgdma1p_axi_ { \
  958. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  959. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  960. _ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
  961. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  962. do { \
  963. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>7; \
  964. _ezchip_macro_read_value_ &= 0x1;\
  965. } while(_ezchip_macro_read_value_!=0x0); \
  966. }
  967. #define _CLEAR_RESET_rstgen_rstn_sgdma1p_axi_ { \
  968. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  969. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  970. _ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
  971. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  972. do { \
  973. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>7; \
  974. _ezchip_macro_read_value_ &= 0x1;\
  975. } while(_ezchip_macro_read_value_!=0x1); \
  976. }
  977. #define _READ_RESET_STATUS_rstgen_rstn_dma1p_axi_(_ezchip_macro_read_value_) { \
  978. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 8; \
  979. _ezchip_macro_read_value_ &= 0x1;\
  980. }
  981. #define _ASSERT_RESET_rstgen_rstn_dma1p_axi_ { \
  982. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  983. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  984. _ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
  985. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  986. do { \
  987. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>8; \
  988. _ezchip_macro_read_value_ &= 0x1;\
  989. } while(_ezchip_macro_read_value_!=0x0); \
  990. }
  991. #define _CLEAR_RESET_rstgen_rstn_dma1p_axi_ { \
  992. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  993. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  994. _ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
  995. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  996. do { \
  997. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>8; \
  998. _ezchip_macro_read_value_ &= 0x1;\
  999. } while(_ezchip_macro_read_value_!=0x1); \
  1000. }
  1001. #define _READ_RESET_STATUS_rstgen_rstn_x2c_axi_(_ezchip_macro_read_value_) { \
  1002. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 9; \
  1003. _ezchip_macro_read_value_ &= 0x1;\
  1004. }
  1005. #define _ASSERT_RESET_rstgen_rstn_x2c_axi_ { \
  1006. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1007. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  1008. _ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
  1009. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1010. do { \
  1011. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>9; \
  1012. _ezchip_macro_read_value_ &= 0x1;\
  1013. } while(_ezchip_macro_read_value_!=0x0); \
  1014. }
  1015. #define _CLEAR_RESET_rstgen_rstn_x2c_axi_ { \
  1016. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1017. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  1018. _ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
  1019. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1020. do { \
  1021. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>9; \
  1022. _ezchip_macro_read_value_ &= 0x1;\
  1023. } while(_ezchip_macro_read_value_!=0x1); \
  1024. }
  1025. #define _READ_RESET_STATUS_rstgen_rstn_nne_ahb_(_ezchip_macro_read_value_) { \
  1026. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 10; \
  1027. _ezchip_macro_read_value_ &= 0x1;\
  1028. }
  1029. #define _ASSERT_RESET_rstgen_rstn_nne_ahb_ { \
  1030. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1031. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  1032. _ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
  1033. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1034. do { \
  1035. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>10; \
  1036. _ezchip_macro_read_value_ &= 0x1;\
  1037. } while(_ezchip_macro_read_value_!=0x0); \
  1038. }
  1039. #define _CLEAR_RESET_rstgen_rstn_nne_ahb_ { \
  1040. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1041. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  1042. _ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
  1043. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1044. do { \
  1045. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>10; \
  1046. _ezchip_macro_read_value_ &= 0x1;\
  1047. } while(_ezchip_macro_read_value_!=0x1); \
  1048. }
  1049. #define _READ_RESET_STATUS_rstgen_rstn_nne_axi_(_ezchip_macro_read_value_) { \
  1050. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 11; \
  1051. _ezchip_macro_read_value_ &= 0x1;\
  1052. }
  1053. #define _ASSERT_RESET_rstgen_rstn_nne_axi_ { \
  1054. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1055. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  1056. _ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
  1057. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1058. do { \
  1059. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>11; \
  1060. _ezchip_macro_read_value_ &= 0x1;\
  1061. } while(_ezchip_macro_read_value_!=0x0); \
  1062. }
  1063. #define _CLEAR_RESET_rstgen_rstn_nne_axi_ { \
  1064. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1065. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  1066. _ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
  1067. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1068. do { \
  1069. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>11; \
  1070. _ezchip_macro_read_value_ &= 0x1;\
  1071. } while(_ezchip_macro_read_value_!=0x1); \
  1072. }
  1073. #define _READ_RESET_STATUS_rstgen_rstn_nnenoc_axi_(_ezchip_macro_read_value_) { \
  1074. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 12; \
  1075. _ezchip_macro_read_value_ &= 0x1;\
  1076. }
  1077. #define _ASSERT_RESET_rstgen_rstn_nnenoc_axi_ { \
  1078. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1079. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  1080. _ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
  1081. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1082. do { \
  1083. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>12; \
  1084. _ezchip_macro_read_value_ &= 0x1;\
  1085. } while(_ezchip_macro_read_value_!=0x0); \
  1086. }
  1087. #define _CLEAR_RESET_rstgen_rstn_nnenoc_axi_ { \
  1088. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1089. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  1090. _ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
  1091. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1092. do { \
  1093. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>12; \
  1094. _ezchip_macro_read_value_ &= 0x1;\
  1095. } while(_ezchip_macro_read_value_!=0x1); \
  1096. }
  1097. #define _READ_RESET_STATUS_rstgen_rstn_dlaslv_axi_(_ezchip_macro_read_value_) { \
  1098. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 13; \
  1099. _ezchip_macro_read_value_ &= 0x1;\
  1100. }
  1101. #define _ASSERT_RESET_rstgen_rstn_dlaslv_axi_ { \
  1102. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1103. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  1104. _ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
  1105. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1106. do { \
  1107. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>13; \
  1108. _ezchip_macro_read_value_ &= 0x1;\
  1109. } while(_ezchip_macro_read_value_!=0x0); \
  1110. }
  1111. #define _CLEAR_RESET_rstgen_rstn_dlaslv_axi_ { \
  1112. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1113. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  1114. _ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
  1115. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1116. do { \
  1117. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>13; \
  1118. _ezchip_macro_read_value_ &= 0x1;\
  1119. } while(_ezchip_macro_read_value_!=0x1); \
  1120. }
  1121. #define _READ_RESET_STATUS_rstgen_rstn_dspx2c_axi_(_ezchip_macro_read_value_) { \
  1122. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 14; \
  1123. _ezchip_macro_read_value_ &= 0x1;\
  1124. }
  1125. #define _ASSERT_RESET_rstgen_rstn_dspx2c_axi_ { \
  1126. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1127. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  1128. _ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
  1129. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1130. do { \
  1131. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>14; \
  1132. _ezchip_macro_read_value_ &= 0x1;\
  1133. } while(_ezchip_macro_read_value_!=0x0); \
  1134. }
  1135. #define _CLEAR_RESET_rstgen_rstn_dspx2c_axi_ { \
  1136. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1137. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  1138. _ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
  1139. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1140. do { \
  1141. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>14; \
  1142. _ezchip_macro_read_value_ &= 0x1;\
  1143. } while(_ezchip_macro_read_value_!=0x1); \
  1144. }
  1145. #define _READ_RESET_STATUS_rstgen_rstn_vin_src_(_ezchip_macro_read_value_) { \
  1146. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 15; \
  1147. _ezchip_macro_read_value_ &= 0x1;\
  1148. }
  1149. #define _ASSERT_RESET_rstgen_rstn_vin_src_ { \
  1150. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1151. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  1152. _ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
  1153. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1154. do { \
  1155. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>15; \
  1156. _ezchip_macro_read_value_ &= 0x1;\
  1157. } while(_ezchip_macro_read_value_!=0x0); \
  1158. }
  1159. #define _CLEAR_RESET_rstgen_rstn_vin_src_ { \
  1160. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1161. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  1162. _ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
  1163. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1164. do { \
  1165. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>15; \
  1166. _ezchip_macro_read_value_ &= 0x1;\
  1167. } while(_ezchip_macro_read_value_!=0x1); \
  1168. }
  1169. #define _READ_RESET_STATUS_rstgen_rstn_ispslv_axi_(_ezchip_macro_read_value_) { \
  1170. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 16; \
  1171. _ezchip_macro_read_value_ &= 0x1;\
  1172. }
  1173. #define _ASSERT_RESET_rstgen_rstn_ispslv_axi_ { \
  1174. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1175. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  1176. _ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
  1177. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1178. do { \
  1179. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>16; \
  1180. _ezchip_macro_read_value_ &= 0x1;\
  1181. } while(_ezchip_macro_read_value_!=0x0); \
  1182. }
  1183. #define _CLEAR_RESET_rstgen_rstn_ispslv_axi_ { \
  1184. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1185. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  1186. _ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
  1187. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1188. do { \
  1189. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>16; \
  1190. _ezchip_macro_read_value_ &= 0x1;\
  1191. } while(_ezchip_macro_read_value_!=0x1); \
  1192. }
  1193. #define _READ_RESET_STATUS_rstgen_rstn_vin_axi_(_ezchip_macro_read_value_) { \
  1194. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 17; \
  1195. _ezchip_macro_read_value_ &= 0x1;\
  1196. }
  1197. #define _ASSERT_RESET_rstgen_rstn_vin_axi_ { \
  1198. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1199. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  1200. _ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
  1201. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1202. do { \
  1203. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>17; \
  1204. _ezchip_macro_read_value_ &= 0x1;\
  1205. } while(_ezchip_macro_read_value_!=0x0); \
  1206. }
  1207. #define _CLEAR_RESET_rstgen_rstn_vin_axi_ { \
  1208. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1209. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  1210. _ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
  1211. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1212. do { \
  1213. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>17; \
  1214. _ezchip_macro_read_value_ &= 0x1;\
  1215. } while(_ezchip_macro_read_value_!=0x1); \
  1216. }
  1217. #define _READ_RESET_STATUS_rstgen_rstn_vinnoc_axi_(_ezchip_macro_read_value_) { \
  1218. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 18; \
  1219. _ezchip_macro_read_value_ &= 0x1;\
  1220. }
  1221. #define _ASSERT_RESET_rstgen_rstn_vinnoc_axi_ { \
  1222. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1223. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  1224. _ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
  1225. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1226. do { \
  1227. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>18; \
  1228. _ezchip_macro_read_value_ &= 0x1;\
  1229. } while(_ezchip_macro_read_value_!=0x0); \
  1230. }
  1231. #define _CLEAR_RESET_rstgen_rstn_vinnoc_axi_ { \
  1232. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1233. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  1234. _ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
  1235. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1236. do { \
  1237. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>18; \
  1238. _ezchip_macro_read_value_ &= 0x1;\
  1239. } while(_ezchip_macro_read_value_!=0x1); \
  1240. }
  1241. #define _READ_RESET_STATUS_rstgen_rstn_isp0_axi_(_ezchip_macro_read_value_) { \
  1242. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 19; \
  1243. _ezchip_macro_read_value_ &= 0x1;\
  1244. }
  1245. #define _ASSERT_RESET_rstgen_rstn_isp0_axi_ { \
  1246. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1247. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  1248. _ezchip_macro_read_value_ |= (0x1&0x1)<<19; \
  1249. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1250. do { \
  1251. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>19; \
  1252. _ezchip_macro_read_value_ &= 0x1;\
  1253. } while(_ezchip_macro_read_value_!=0x0); \
  1254. }
  1255. #define _CLEAR_RESET_rstgen_rstn_isp0_axi_ { \
  1256. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1257. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  1258. _ezchip_macro_read_value_ |= (0x0&0x1)<<19; \
  1259. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1260. do { \
  1261. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>19; \
  1262. _ezchip_macro_read_value_ &= 0x1;\
  1263. } while(_ezchip_macro_read_value_!=0x1); \
  1264. }
  1265. #define _READ_RESET_STATUS_rstgen_rstn_isp0noc_axi_(_ezchip_macro_read_value_) { \
  1266. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 20; \
  1267. _ezchip_macro_read_value_ &= 0x1;\
  1268. }
  1269. #define _ASSERT_RESET_rstgen_rstn_isp0noc_axi_ { \
  1270. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1271. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  1272. _ezchip_macro_read_value_ |= (0x1&0x1)<<20; \
  1273. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1274. do { \
  1275. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>20; \
  1276. _ezchip_macro_read_value_ &= 0x1;\
  1277. } while(_ezchip_macro_read_value_!=0x0); \
  1278. }
  1279. #define _CLEAR_RESET_rstgen_rstn_isp0noc_axi_ { \
  1280. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1281. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  1282. _ezchip_macro_read_value_ |= (0x0&0x1)<<20; \
  1283. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1284. do { \
  1285. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>20; \
  1286. _ezchip_macro_read_value_ &= 0x1;\
  1287. } while(_ezchip_macro_read_value_!=0x1); \
  1288. }
  1289. #define _READ_RESET_STATUS_rstgen_rstn_isp1_axi_(_ezchip_macro_read_value_) { \
  1290. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 21; \
  1291. _ezchip_macro_read_value_ &= 0x1;\
  1292. }
  1293. #define _ASSERT_RESET_rstgen_rstn_isp1_axi_ { \
  1294. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1295. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  1296. _ezchip_macro_read_value_ |= (0x1&0x1)<<21; \
  1297. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1298. do { \
  1299. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>21; \
  1300. _ezchip_macro_read_value_ &= 0x1;\
  1301. } while(_ezchip_macro_read_value_!=0x0); \
  1302. }
  1303. #define _CLEAR_RESET_rstgen_rstn_isp1_axi_ { \
  1304. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1305. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  1306. _ezchip_macro_read_value_ |= (0x0&0x1)<<21; \
  1307. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1308. do { \
  1309. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>21; \
  1310. _ezchip_macro_read_value_ &= 0x1;\
  1311. } while(_ezchip_macro_read_value_!=0x1); \
  1312. }
  1313. #define _READ_RESET_STATUS_rstgen_rstn_isp1noc_axi_(_ezchip_macro_read_value_) { \
  1314. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 22; \
  1315. _ezchip_macro_read_value_ &= 0x1;\
  1316. }
  1317. #define _ASSERT_RESET_rstgen_rstn_isp1noc_axi_ { \
  1318. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1319. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  1320. _ezchip_macro_read_value_ |= (0x1&0x1)<<22; \
  1321. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1322. do { \
  1323. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>22; \
  1324. _ezchip_macro_read_value_ &= 0x1;\
  1325. } while(_ezchip_macro_read_value_!=0x0); \
  1326. }
  1327. #define _CLEAR_RESET_rstgen_rstn_isp1noc_axi_ { \
  1328. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1329. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  1330. _ezchip_macro_read_value_ |= (0x0&0x1)<<22; \
  1331. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1332. do { \
  1333. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>22; \
  1334. _ezchip_macro_read_value_ &= 0x1;\
  1335. } while(_ezchip_macro_read_value_!=0x1); \
  1336. }
  1337. #define _READ_RESET_STATUS_rstgen_rstn_vout_src_(_ezchip_macro_read_value_) { \
  1338. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 23; \
  1339. _ezchip_macro_read_value_ &= 0x1;\
  1340. }
  1341. #define _ASSERT_RESET_rstgen_rstn_vout_src_ { \
  1342. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1343. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  1344. _ezchip_macro_read_value_ |= (0x1&0x1)<<23; \
  1345. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1346. do { \
  1347. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>23; \
  1348. _ezchip_macro_read_value_ &= 0x1;\
  1349. } while(_ezchip_macro_read_value_!=0x0); \
  1350. }
  1351. #define _CLEAR_RESET_rstgen_rstn_vout_src_ { \
  1352. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1353. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  1354. _ezchip_macro_read_value_ |= (0x0&0x1)<<23; \
  1355. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1356. do { \
  1357. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>23; \
  1358. _ezchip_macro_read_value_ &= 0x1;\
  1359. } while(_ezchip_macro_read_value_!=0x1); \
  1360. }
  1361. #define _READ_RESET_STATUS_rstgen_rstn_disp_axi_(_ezchip_macro_read_value_) { \
  1362. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 24; \
  1363. _ezchip_macro_read_value_ &= 0x1;\
  1364. }
  1365. #define _ASSERT_RESET_rstgen_rstn_disp_axi_ { \
  1366. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1367. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  1368. _ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
  1369. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1370. do { \
  1371. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>24; \
  1372. _ezchip_macro_read_value_ &= 0x1;\
  1373. } while(_ezchip_macro_read_value_!=0x0); \
  1374. }
  1375. #define _CLEAR_RESET_rstgen_rstn_disp_axi_ { \
  1376. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1377. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  1378. _ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
  1379. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1380. do { \
  1381. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>24; \
  1382. _ezchip_macro_read_value_ &= 0x1;\
  1383. } while(_ezchip_macro_read_value_!=0x1); \
  1384. }
  1385. #define _READ_RESET_STATUS_rstgen_rstn_dispnoc_axi_(_ezchip_macro_read_value_) { \
  1386. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 25; \
  1387. _ezchip_macro_read_value_ &= 0x1;\
  1388. }
  1389. #define _ASSERT_RESET_rstgen_rstn_dispnoc_axi_ { \
  1390. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1391. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  1392. _ezchip_macro_read_value_ |= (0x1&0x1)<<25; \
  1393. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1394. do { \
  1395. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>25; \
  1396. _ezchip_macro_read_value_ &= 0x1;\
  1397. } while(_ezchip_macro_read_value_!=0x0); \
  1398. }
  1399. #define _CLEAR_RESET_rstgen_rstn_dispnoc_axi_ { \
  1400. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1401. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  1402. _ezchip_macro_read_value_ |= (0x0&0x1)<<25; \
  1403. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1404. do { \
  1405. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>25; \
  1406. _ezchip_macro_read_value_ &= 0x1;\
  1407. } while(_ezchip_macro_read_value_!=0x1); \
  1408. }
  1409. #define _READ_RESET_STATUS_rstgen_rstn_sdio0_ahb_(_ezchip_macro_read_value_) { \
  1410. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 26; \
  1411. _ezchip_macro_read_value_ &= 0x1;\
  1412. }
  1413. #define _ASSERT_RESET_rstgen_rstn_sdio0_ahb_ { \
  1414. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1415. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  1416. _ezchip_macro_read_value_ |= (0x1&0x1)<<26; \
  1417. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1418. do { \
  1419. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>26; \
  1420. _ezchip_macro_read_value_ &= 0x1;\
  1421. } while(_ezchip_macro_read_value_!=0x0); \
  1422. }
  1423. #define _CLEAR_RESET_rstgen_rstn_sdio0_ahb_ { \
  1424. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1425. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  1426. _ezchip_macro_read_value_ |= (0x0&0x1)<<26; \
  1427. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1428. do { \
  1429. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>26; \
  1430. _ezchip_macro_read_value_ &= 0x1;\
  1431. } while(_ezchip_macro_read_value_!=0x1); \
  1432. }
  1433. #define _READ_RESET_STATUS_rstgen_rstn_sdio1_ahb_(_ezchip_macro_read_value_) { \
  1434. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 27; \
  1435. _ezchip_macro_read_value_ &= 0x1;\
  1436. }
  1437. #define _ASSERT_RESET_rstgen_rstn_sdio1_ahb_ { \
  1438. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1439. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  1440. _ezchip_macro_read_value_ |= (0x1&0x1)<<27; \
  1441. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1442. do { \
  1443. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>27; \
  1444. _ezchip_macro_read_value_ &= 0x1;\
  1445. } while(_ezchip_macro_read_value_!=0x0); \
  1446. }
  1447. #define _CLEAR_RESET_rstgen_rstn_sdio1_ahb_ { \
  1448. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1449. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  1450. _ezchip_macro_read_value_ |= (0x0&0x1)<<27; \
  1451. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1452. do { \
  1453. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>27; \
  1454. _ezchip_macro_read_value_ &= 0x1;\
  1455. } while(_ezchip_macro_read_value_!=0x1); \
  1456. }
  1457. #define _READ_RESET_STATUS_rstgen_rstn_gmac_ahb_(_ezchip_macro_read_value_) { \
  1458. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 28; \
  1459. _ezchip_macro_read_value_ &= 0x1;\
  1460. }
  1461. #define _ASSERT_RESET_rstgen_rstn_gmac_ahb_ { \
  1462. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1463. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  1464. _ezchip_macro_read_value_ |= (0x1&0x1)<<28; \
  1465. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1466. do { \
  1467. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>28; \
  1468. _ezchip_macro_read_value_ &= 0x1;\
  1469. } while(_ezchip_macro_read_value_!=0x0); \
  1470. }
  1471. #define _CLEAR_RESET_rstgen_rstn_gmac_ahb_ { \
  1472. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1473. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  1474. _ezchip_macro_read_value_ |= (0x0&0x1)<<28; \
  1475. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1476. do { \
  1477. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>28; \
  1478. _ezchip_macro_read_value_ &= 0x1;\
  1479. } while(_ezchip_macro_read_value_!=0x1); \
  1480. }
  1481. #define _READ_RESET_STATUS_rstgen_rstn_spi2ahb_ahb_(_ezchip_macro_read_value_) { \
  1482. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 29; \
  1483. _ezchip_macro_read_value_ &= 0x1;\
  1484. }
  1485. #define _ASSERT_RESET_rstgen_rstn_spi2ahb_ahb_ { \
  1486. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1487. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  1488. _ezchip_macro_read_value_ |= (0x1&0x1)<<29; \
  1489. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1490. do { \
  1491. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>29; \
  1492. _ezchip_macro_read_value_ &= 0x1;\
  1493. } while(_ezchip_macro_read_value_!=0x0); \
  1494. }
  1495. #define _CLEAR_RESET_rstgen_rstn_spi2ahb_ahb_ { \
  1496. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1497. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  1498. _ezchip_macro_read_value_ |= (0x0&0x1)<<29; \
  1499. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1500. do { \
  1501. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>29; \
  1502. _ezchip_macro_read_value_ &= 0x1;\
  1503. } while(_ezchip_macro_read_value_!=0x1); \
  1504. }
  1505. #define _READ_RESET_STATUS_rstgen_rstn_spi2ahb_core_(_ezchip_macro_read_value_) { \
  1506. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 30; \
  1507. _ezchip_macro_read_value_ &= 0x1;\
  1508. }
  1509. #define _ASSERT_RESET_rstgen_rstn_spi2ahb_core_ { \
  1510. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1511. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  1512. _ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
  1513. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1514. do { \
  1515. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>30; \
  1516. _ezchip_macro_read_value_ &= 0x1;\
  1517. } while(_ezchip_macro_read_value_!=0x0); \
  1518. }
  1519. #define _CLEAR_RESET_rstgen_rstn_spi2ahb_core_ { \
  1520. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1521. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  1522. _ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
  1523. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1524. do { \
  1525. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>30; \
  1526. _ezchip_macro_read_value_ &= 0x1;\
  1527. } while(_ezchip_macro_read_value_!=0x1); \
  1528. }
  1529. #define _READ_RESET_STATUS_rstgen_rstn_ezmaster_ahb_(_ezchip_macro_read_value_) { \
  1530. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 31; \
  1531. _ezchip_macro_read_value_ &= 0x1;\
  1532. }
  1533. #define _ASSERT_RESET_rstgen_rstn_ezmaster_ahb_ { \
  1534. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1535. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  1536. _ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
  1537. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1538. do { \
  1539. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>31; \
  1540. _ezchip_macro_read_value_ &= 0x1;\
  1541. } while(_ezchip_macro_read_value_!=0x0); \
  1542. }
  1543. #define _CLEAR_RESET_rstgen_rstn_ezmaster_ahb_ { \
  1544. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1545. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  1546. _ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
  1547. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1548. do { \
  1549. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>31; \
  1550. _ezchip_macro_read_value_ &= 0x1;\
  1551. } while(_ezchip_macro_read_value_!=0x1); \
  1552. }
  1553. #define _READ_RESET_STATUS_rstgen_rst_e24_(_ezchip_macro_read_value_) { \
  1554. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR); \
  1555. _ezchip_macro_read_value_ &= 0x1;\
  1556. }
  1557. #define _ASSERT_RESET_rstgen_rst_e24_ { \
  1558. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1559. _ezchip_macro_read_value_ &= ~(0x1); \
  1560. _ezchip_macro_read_value_ |= (0x1&0x1); \
  1561. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1562. do { \
  1563. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR); \
  1564. _ezchip_macro_read_value_ &= 0x1;\
  1565. } while(_ezchip_macro_read_value_!=0x1); \
  1566. }
  1567. #define _CLEAR_RESET_rstgen_rst_e24_ { \
  1568. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1569. _ezchip_macro_read_value_ &= ~(0x1); \
  1570. _ezchip_macro_read_value_ |= (0x0&0x1); \
  1571. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1572. do { \
  1573. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR); \
  1574. _ezchip_macro_read_value_ &= 0x1;\
  1575. } while(_ezchip_macro_read_value_!=0x0); \
  1576. }
  1577. #define _READ_RESET_STATUS_rstgen_rstn_qspi_ahb_(_ezchip_macro_read_value_) { \
  1578. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 1; \
  1579. _ezchip_macro_read_value_ &= 0x1;\
  1580. }
  1581. #define _ASSERT_RESET_rstgen_rstn_qspi_ahb_ { \
  1582. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1583. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  1584. _ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
  1585. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1586. do { \
  1587. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>1; \
  1588. _ezchip_macro_read_value_ &= 0x1;\
  1589. } while(_ezchip_macro_read_value_!=0x0); \
  1590. }
  1591. #define _CLEAR_RESET_rstgen_rstn_qspi_ahb_ { \
  1592. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1593. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  1594. _ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
  1595. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1596. do { \
  1597. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>1; \
  1598. _ezchip_macro_read_value_ &= 0x1;\
  1599. } while(_ezchip_macro_read_value_!=0x1); \
  1600. }
  1601. #define _READ_RESET_STATUS_rstgen_rstn_qspi_core_(_ezchip_macro_read_value_) { \
  1602. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 2; \
  1603. _ezchip_macro_read_value_ &= 0x1;\
  1604. }
  1605. #define _ASSERT_RESET_rstgen_rstn_qspi_core_ { \
  1606. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1607. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  1608. _ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
  1609. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1610. do { \
  1611. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>2; \
  1612. _ezchip_macro_read_value_ &= 0x1;\
  1613. } while(_ezchip_macro_read_value_!=0x0); \
  1614. }
  1615. #define _CLEAR_RESET_rstgen_rstn_qspi_core_ { \
  1616. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1617. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  1618. _ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
  1619. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1620. do { \
  1621. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>2; \
  1622. _ezchip_macro_read_value_ &= 0x1;\
  1623. } while(_ezchip_macro_read_value_!=0x1); \
  1624. }
  1625. #define _READ_RESET_STATUS_rstgen_rstn_qspi_apb_(_ezchip_macro_read_value_) { \
  1626. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 3; \
  1627. _ezchip_macro_read_value_ &= 0x1;\
  1628. }
  1629. #define _ASSERT_RESET_rstgen_rstn_qspi_apb_ { \
  1630. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1631. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  1632. _ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
  1633. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1634. do { \
  1635. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>3; \
  1636. _ezchip_macro_read_value_ &= 0x1;\
  1637. } while(_ezchip_macro_read_value_!=0x0); \
  1638. }
  1639. #define _CLEAR_RESET_rstgen_rstn_qspi_apb_ { \
  1640. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1641. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  1642. _ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
  1643. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1644. do { \
  1645. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>3; \
  1646. _ezchip_macro_read_value_ &= 0x1;\
  1647. } while(_ezchip_macro_read_value_!=0x1); \
  1648. }
  1649. #define _READ_RESET_STATUS_rstgen_rstn_sec_ahb_(_ezchip_macro_read_value_) { \
  1650. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 4; \
  1651. _ezchip_macro_read_value_ &= 0x1;\
  1652. }
  1653. #define _ASSERT_RESET_rstgen_rstn_sec_ahb_ { \
  1654. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1655. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  1656. _ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
  1657. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1658. do { \
  1659. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>4; \
  1660. _ezchip_macro_read_value_ &= 0x1;\
  1661. } while(_ezchip_macro_read_value_!=0x0); \
  1662. }
  1663. #define _CLEAR_RESET_rstgen_rstn_sec_ahb_ { \
  1664. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1665. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  1666. _ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
  1667. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1668. do { \
  1669. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>4; \
  1670. _ezchip_macro_read_value_ &= 0x1;\
  1671. } while(_ezchip_macro_read_value_!=0x1); \
  1672. }
  1673. #define _READ_RESET_STATUS_rstgen_rstn_aes_(_ezchip_macro_read_value_) { \
  1674. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 5; \
  1675. _ezchip_macro_read_value_ &= 0x1;\
  1676. }
  1677. #define _ASSERT_RESET_rstgen_rstn_aes_ { \
  1678. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1679. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  1680. _ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
  1681. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1682. do { \
  1683. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>5; \
  1684. _ezchip_macro_read_value_ &= 0x1;\
  1685. } while(_ezchip_macro_read_value_!=0x0); \
  1686. }
  1687. #define _CLEAR_RESET_rstgen_rstn_aes_ { \
  1688. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1689. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  1690. _ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
  1691. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1692. do { \
  1693. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>5; \
  1694. _ezchip_macro_read_value_ &= 0x1;\
  1695. } while(_ezchip_macro_read_value_!=0x1); \
  1696. }
  1697. #define _READ_RESET_STATUS_rstgen_rstn_pka_(_ezchip_macro_read_value_) { \
  1698. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 6; \
  1699. _ezchip_macro_read_value_ &= 0x1;\
  1700. }
  1701. #define _ASSERT_RESET_rstgen_rstn_pka_ { \
  1702. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1703. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  1704. _ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
  1705. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1706. do { \
  1707. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>6; \
  1708. _ezchip_macro_read_value_ &= 0x1;\
  1709. } while(_ezchip_macro_read_value_!=0x0); \
  1710. }
  1711. #define _CLEAR_RESET_rstgen_rstn_pka_ { \
  1712. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1713. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  1714. _ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
  1715. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1716. do { \
  1717. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>6; \
  1718. _ezchip_macro_read_value_ &= 0x1;\
  1719. } while(_ezchip_macro_read_value_!=0x1); \
  1720. }
  1721. #define _READ_RESET_STATUS_rstgen_rstn_sha_(_ezchip_macro_read_value_) { \
  1722. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 7; \
  1723. _ezchip_macro_read_value_ &= 0x1;\
  1724. }
  1725. #define _ASSERT_RESET_rstgen_rstn_sha_ { \
  1726. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1727. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  1728. _ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
  1729. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1730. do { \
  1731. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>7; \
  1732. _ezchip_macro_read_value_ &= 0x1;\
  1733. } while(_ezchip_macro_read_value_!=0x0); \
  1734. }
  1735. #define _CLEAR_RESET_rstgen_rstn_sha_ { \
  1736. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1737. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  1738. _ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
  1739. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1740. do { \
  1741. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>7; \
  1742. _ezchip_macro_read_value_ &= 0x1;\
  1743. } while(_ezchip_macro_read_value_!=0x1); \
  1744. }
  1745. #define _READ_RESET_STATUS_rstgen_rstn_trng_apb_(_ezchip_macro_read_value_) { \
  1746. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 8; \
  1747. _ezchip_macro_read_value_ &= 0x1;\
  1748. }
  1749. #define _ASSERT_RESET_rstgen_rstn_trng_apb_ { \
  1750. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1751. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  1752. _ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
  1753. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1754. do { \
  1755. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>8; \
  1756. _ezchip_macro_read_value_ &= 0x1;\
  1757. } while(_ezchip_macro_read_value_!=0x0); \
  1758. }
  1759. #define _CLEAR_RESET_rstgen_rstn_trng_apb_ { \
  1760. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1761. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  1762. _ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
  1763. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1764. do { \
  1765. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>8; \
  1766. _ezchip_macro_read_value_ &= 0x1;\
  1767. } while(_ezchip_macro_read_value_!=0x1); \
  1768. }
  1769. #define _READ_RESET_STATUS_rstgen_rstn_otp_apb_(_ezchip_macro_read_value_) { \
  1770. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 9; \
  1771. _ezchip_macro_read_value_ &= 0x1;\
  1772. }
  1773. #define _ASSERT_RESET_rstgen_rstn_otp_apb_ { \
  1774. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1775. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  1776. _ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
  1777. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1778. do { \
  1779. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>9; \
  1780. _ezchip_macro_read_value_ &= 0x1;\
  1781. } while(_ezchip_macro_read_value_!=0x0); \
  1782. }
  1783. #define _CLEAR_RESET_rstgen_rstn_otp_apb_ { \
  1784. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1785. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  1786. _ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
  1787. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1788. do { \
  1789. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>9; \
  1790. _ezchip_macro_read_value_ &= 0x1;\
  1791. } while(_ezchip_macro_read_value_!=0x1); \
  1792. }
  1793. #define _READ_RESET_STATUS_rstgen_rstn_uart0_apb_(_ezchip_macro_read_value_) { \
  1794. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 10; \
  1795. _ezchip_macro_read_value_ &= 0x1;\
  1796. }
  1797. #define _ASSERT_RESET_rstgen_rstn_uart0_apb_ { \
  1798. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1799. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  1800. _ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
  1801. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1802. do { \
  1803. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>10; \
  1804. _ezchip_macro_read_value_ &= 0x1;\
  1805. } while(_ezchip_macro_read_value_!=0x0); \
  1806. }
  1807. #define _CLEAR_RESET_rstgen_rstn_uart0_apb_ { \
  1808. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1809. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  1810. _ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
  1811. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1812. do { \
  1813. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>10; \
  1814. _ezchip_macro_read_value_ &= 0x1;\
  1815. } while(_ezchip_macro_read_value_!=0x1); \
  1816. }
  1817. #define _READ_RESET_STATUS_rstgen_rstn_uart0_core_(_ezchip_macro_read_value_) { \
  1818. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 11; \
  1819. _ezchip_macro_read_value_ &= 0x1;\
  1820. }
  1821. #define _ASSERT_RESET_rstgen_rstn_uart0_core_ { \
  1822. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1823. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  1824. _ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
  1825. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1826. do { \
  1827. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>11; \
  1828. _ezchip_macro_read_value_ &= 0x1;\
  1829. } while(_ezchip_macro_read_value_!=0x0); \
  1830. }
  1831. #define _CLEAR_RESET_rstgen_rstn_uart0_core_ { \
  1832. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1833. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  1834. _ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
  1835. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1836. do { \
  1837. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>11; \
  1838. _ezchip_macro_read_value_ &= 0x1;\
  1839. } while(_ezchip_macro_read_value_!=0x1); \
  1840. }
  1841. #define _READ_RESET_STATUS_rstgen_rstn_uart1_apb_(_ezchip_macro_read_value_) { \
  1842. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 12; \
  1843. _ezchip_macro_read_value_ &= 0x1;\
  1844. }
  1845. #define _ASSERT_RESET_rstgen_rstn_uart1_apb_ { \
  1846. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1847. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  1848. _ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
  1849. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1850. do { \
  1851. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>12; \
  1852. _ezchip_macro_read_value_ &= 0x1;\
  1853. } while(_ezchip_macro_read_value_!=0x0); \
  1854. }
  1855. #define _CLEAR_RESET_rstgen_rstn_uart1_apb_ { \
  1856. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1857. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  1858. _ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
  1859. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1860. do { \
  1861. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>12; \
  1862. _ezchip_macro_read_value_ &= 0x1;\
  1863. } while(_ezchip_macro_read_value_!=0x1); \
  1864. }
  1865. #define _READ_RESET_STATUS_rstgen_rstn_uart1_core_(_ezchip_macro_read_value_) { \
  1866. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 13; \
  1867. _ezchip_macro_read_value_ &= 0x1;\
  1868. }
  1869. #define _ASSERT_RESET_rstgen_rstn_uart1_core_ { \
  1870. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1871. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  1872. _ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
  1873. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1874. do { \
  1875. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>13; \
  1876. _ezchip_macro_read_value_ &= 0x1;\
  1877. } while(_ezchip_macro_read_value_!=0x0); \
  1878. }
  1879. #define _CLEAR_RESET_rstgen_rstn_uart1_core_ { \
  1880. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1881. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  1882. _ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
  1883. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1884. do { \
  1885. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>13; \
  1886. _ezchip_macro_read_value_ &= 0x1;\
  1887. } while(_ezchip_macro_read_value_!=0x1); \
  1888. }
  1889. #define _READ_RESET_STATUS_rstgen_rstn_spi0_apb_(_ezchip_macro_read_value_) { \
  1890. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 14; \
  1891. _ezchip_macro_read_value_ &= 0x1;\
  1892. }
  1893. #define _ASSERT_RESET_rstgen_rstn_spi0_apb_ { \
  1894. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1895. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  1896. _ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
  1897. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1898. do { \
  1899. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>14; \
  1900. _ezchip_macro_read_value_ &= 0x1;\
  1901. } while(_ezchip_macro_read_value_!=0x0); \
  1902. }
  1903. #define _CLEAR_RESET_rstgen_rstn_spi0_apb_ { \
  1904. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1905. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  1906. _ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
  1907. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1908. do { \
  1909. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>14; \
  1910. _ezchip_macro_read_value_ &= 0x1;\
  1911. } while(_ezchip_macro_read_value_!=0x1); \
  1912. }
  1913. #define _READ_RESET_STATUS_rstgen_rstn_spi0_core_(_ezchip_macro_read_value_) { \
  1914. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 15; \
  1915. _ezchip_macro_read_value_ &= 0x1;\
  1916. }
  1917. #define _ASSERT_RESET_rstgen_rstn_spi0_core_ { \
  1918. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1919. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  1920. _ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
  1921. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1922. do { \
  1923. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>15; \
  1924. _ezchip_macro_read_value_ &= 0x1;\
  1925. } while(_ezchip_macro_read_value_!=0x0); \
  1926. }
  1927. #define _CLEAR_RESET_rstgen_rstn_spi0_core_ { \
  1928. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1929. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  1930. _ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
  1931. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1932. do { \
  1933. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>15; \
  1934. _ezchip_macro_read_value_ &= 0x1;\
  1935. } while(_ezchip_macro_read_value_!=0x1); \
  1936. }
  1937. #define _READ_RESET_STATUS_rstgen_rstn_spi1_apb_(_ezchip_macro_read_value_) { \
  1938. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 16; \
  1939. _ezchip_macro_read_value_ &= 0x1;\
  1940. }
  1941. #define _ASSERT_RESET_rstgen_rstn_spi1_apb_ { \
  1942. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1943. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  1944. _ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
  1945. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1946. do { \
  1947. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>16; \
  1948. _ezchip_macro_read_value_ &= 0x1;\
  1949. } while(_ezchip_macro_read_value_!=0x0); \
  1950. }
  1951. #define _CLEAR_RESET_rstgen_rstn_spi1_apb_ { \
  1952. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1953. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  1954. _ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
  1955. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1956. do { \
  1957. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>16; \
  1958. _ezchip_macro_read_value_ &= 0x1;\
  1959. } while(_ezchip_macro_read_value_!=0x1); \
  1960. }
  1961. #define _READ_RESET_STATUS_rstgen_rstn_spi1_core_(_ezchip_macro_read_value_) { \
  1962. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 17; \
  1963. _ezchip_macro_read_value_ &= 0x1;\
  1964. }
  1965. #define _ASSERT_RESET_rstgen_rstn_spi1_core_ { \
  1966. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1967. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  1968. _ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
  1969. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1970. do { \
  1971. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>17; \
  1972. _ezchip_macro_read_value_ &= 0x1;\
  1973. } while(_ezchip_macro_read_value_!=0x0); \
  1974. }
  1975. #define _CLEAR_RESET_rstgen_rstn_spi1_core_ { \
  1976. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1977. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  1978. _ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
  1979. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1980. do { \
  1981. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>17; \
  1982. _ezchip_macro_read_value_ &= 0x1;\
  1983. } while(_ezchip_macro_read_value_!=0x1); \
  1984. }
  1985. #define _READ_RESET_STATUS_rstgen_rstn_i2c0_apb_(_ezchip_macro_read_value_) { \
  1986. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 18; \
  1987. _ezchip_macro_read_value_ &= 0x1;\
  1988. }
  1989. #define _ASSERT_RESET_rstgen_rstn_i2c0_apb_ { \
  1990. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1991. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  1992. _ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
  1993. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1994. do { \
  1995. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>18; \
  1996. _ezchip_macro_read_value_ &= 0x1;\
  1997. } while(_ezchip_macro_read_value_!=0x0); \
  1998. }
  1999. #define _CLEAR_RESET_rstgen_rstn_i2c0_apb_ { \
  2000. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2001. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  2002. _ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
  2003. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2004. do { \
  2005. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>18; \
  2006. _ezchip_macro_read_value_ &= 0x1;\
  2007. } while(_ezchip_macro_read_value_!=0x1); \
  2008. }
  2009. #define _READ_RESET_STATUS_rstgen_rstn_i2c0_core_(_ezchip_macro_read_value_) { \
  2010. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 19; \
  2011. _ezchip_macro_read_value_ &= 0x1;\
  2012. }
  2013. #define _ASSERT_RESET_rstgen_rstn_i2c0_core_ { \
  2014. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2015. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  2016. _ezchip_macro_read_value_ |= (0x1&0x1)<<19; \
  2017. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2018. do { \
  2019. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>19; \
  2020. _ezchip_macro_read_value_ &= 0x1;\
  2021. } while(_ezchip_macro_read_value_!=0x0); \
  2022. }
  2023. #define _CLEAR_RESET_rstgen_rstn_i2c0_core_ { \
  2024. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2025. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  2026. _ezchip_macro_read_value_ |= (0x0&0x1)<<19; \
  2027. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2028. do { \
  2029. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>19; \
  2030. _ezchip_macro_read_value_ &= 0x1;\
  2031. } while(_ezchip_macro_read_value_!=0x1); \
  2032. }
  2033. #define _READ_RESET_STATUS_rstgen_rstn_i2c1_apb_(_ezchip_macro_read_value_) { \
  2034. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 20; \
  2035. _ezchip_macro_read_value_ &= 0x1;\
  2036. }
  2037. #define _ASSERT_RESET_rstgen_rstn_i2c1_apb_ { \
  2038. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2039. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  2040. _ezchip_macro_read_value_ |= (0x1&0x1)<<20; \
  2041. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2042. do { \
  2043. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>20; \
  2044. _ezchip_macro_read_value_ &= 0x1;\
  2045. } while(_ezchip_macro_read_value_!=0x0); \
  2046. }
  2047. #define _CLEAR_RESET_rstgen_rstn_i2c1_apb_ { \
  2048. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2049. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  2050. _ezchip_macro_read_value_ |= (0x0&0x1)<<20; \
  2051. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2052. do { \
  2053. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>20; \
  2054. _ezchip_macro_read_value_ &= 0x1;\
  2055. } while(_ezchip_macro_read_value_!=0x1); \
  2056. }
  2057. #define _READ_RESET_STATUS_rstgen_rstn_i2c1_core_(_ezchip_macro_read_value_) { \
  2058. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 21; \
  2059. _ezchip_macro_read_value_ &= 0x1;\
  2060. }
  2061. #define _ASSERT_RESET_rstgen_rstn_i2c1_core_ { \
  2062. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2063. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  2064. _ezchip_macro_read_value_ |= (0x1&0x1)<<21; \
  2065. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2066. do { \
  2067. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>21; \
  2068. _ezchip_macro_read_value_ &= 0x1;\
  2069. } while(_ezchip_macro_read_value_!=0x0); \
  2070. }
  2071. #define _CLEAR_RESET_rstgen_rstn_i2c1_core_ { \
  2072. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2073. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  2074. _ezchip_macro_read_value_ |= (0x0&0x1)<<21; \
  2075. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2076. do { \
  2077. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>21; \
  2078. _ezchip_macro_read_value_ &= 0x1;\
  2079. } while(_ezchip_macro_read_value_!=0x1); \
  2080. }
  2081. #define _READ_RESET_STATUS_rstgen_rstn_gpio_apb_(_ezchip_macro_read_value_) { \
  2082. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 22; \
  2083. _ezchip_macro_read_value_ &= 0x1;\
  2084. }
  2085. #define _ASSERT_RESET_rstgen_rstn_gpio_apb_ { \
  2086. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2087. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  2088. _ezchip_macro_read_value_ |= (0x1&0x1)<<22; \
  2089. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2090. do { \
  2091. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>22; \
  2092. _ezchip_macro_read_value_ &= 0x1;\
  2093. } while(_ezchip_macro_read_value_!=0x0); \
  2094. }
  2095. #define _CLEAR_RESET_rstgen_rstn_gpio_apb_ { \
  2096. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2097. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  2098. _ezchip_macro_read_value_ |= (0x0&0x1)<<22; \
  2099. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2100. do { \
  2101. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>22; \
  2102. _ezchip_macro_read_value_ &= 0x1;\
  2103. } while(_ezchip_macro_read_value_!=0x1); \
  2104. }
  2105. #define _READ_RESET_STATUS_rstgen_rstn_uart2_apb_(_ezchip_macro_read_value_) { \
  2106. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 23; \
  2107. _ezchip_macro_read_value_ &= 0x1;\
  2108. }
  2109. #define _ASSERT_RESET_rstgen_rstn_uart2_apb_ { \
  2110. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2111. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  2112. _ezchip_macro_read_value_ |= (0x1&0x1)<<23; \
  2113. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2114. do { \
  2115. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>23; \
  2116. _ezchip_macro_read_value_ &= 0x1;\
  2117. } while(_ezchip_macro_read_value_!=0x0); \
  2118. }
  2119. #define _CLEAR_RESET_rstgen_rstn_uart2_apb_ { \
  2120. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2121. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  2122. _ezchip_macro_read_value_ |= (0x0&0x1)<<23; \
  2123. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2124. do { \
  2125. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>23; \
  2126. _ezchip_macro_read_value_ &= 0x1;\
  2127. } while(_ezchip_macro_read_value_!=0x1); \
  2128. }
  2129. #define _READ_RESET_STATUS_rstgen_rstn_uart2_core_(_ezchip_macro_read_value_) { \
  2130. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 24; \
  2131. _ezchip_macro_read_value_ &= 0x1;\
  2132. }
  2133. #define _ASSERT_RESET_rstgen_rstn_uart2_core_ { \
  2134. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2135. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  2136. _ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
  2137. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2138. do { \
  2139. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>24; \
  2140. _ezchip_macro_read_value_ &= 0x1;\
  2141. } while(_ezchip_macro_read_value_!=0x0); \
  2142. }
  2143. #define _CLEAR_RESET_rstgen_rstn_uart2_core_ { \
  2144. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2145. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  2146. _ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
  2147. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2148. do { \
  2149. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>24; \
  2150. _ezchip_macro_read_value_ &= 0x1;\
  2151. } while(_ezchip_macro_read_value_!=0x1); \
  2152. }
  2153. #define _READ_RESET_STATUS_rstgen_rstn_uart3_apb_(_ezchip_macro_read_value_) { \
  2154. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 25; \
  2155. _ezchip_macro_read_value_ &= 0x1;\
  2156. }
  2157. #define _ASSERT_RESET_rstgen_rstn_uart3_apb_ { \
  2158. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2159. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  2160. _ezchip_macro_read_value_ |= (0x1&0x1)<<25; \
  2161. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2162. do { \
  2163. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>25; \
  2164. _ezchip_macro_read_value_ &= 0x1;\
  2165. } while(_ezchip_macro_read_value_!=0x0); \
  2166. }
  2167. #define _CLEAR_RESET_rstgen_rstn_uart3_apb_ { \
  2168. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2169. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  2170. _ezchip_macro_read_value_ |= (0x0&0x1)<<25; \
  2171. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2172. do { \
  2173. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>25; \
  2174. _ezchip_macro_read_value_ &= 0x1;\
  2175. } while(_ezchip_macro_read_value_!=0x1); \
  2176. }
  2177. #define _READ_RESET_STATUS_rstgen_rstn_uart3_core_(_ezchip_macro_read_value_) { \
  2178. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 26; \
  2179. _ezchip_macro_read_value_ &= 0x1;\
  2180. }
  2181. #define _ASSERT_RESET_rstgen_rstn_uart3_core_ { \
  2182. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2183. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  2184. _ezchip_macro_read_value_ |= (0x1&0x1)<<26; \
  2185. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2186. do { \
  2187. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>26; \
  2188. _ezchip_macro_read_value_ &= 0x1;\
  2189. } while(_ezchip_macro_read_value_!=0x0); \
  2190. }
  2191. #define _CLEAR_RESET_rstgen_rstn_uart3_core_ { \
  2192. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2193. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  2194. _ezchip_macro_read_value_ |= (0x0&0x1)<<26; \
  2195. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2196. do { \
  2197. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>26; \
  2198. _ezchip_macro_read_value_ &= 0x1;\
  2199. } while(_ezchip_macro_read_value_!=0x1); \
  2200. }
  2201. #define _READ_RESET_STATUS_rstgen_rstn_spi2_apb_(_ezchip_macro_read_value_) { \
  2202. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 27; \
  2203. _ezchip_macro_read_value_ &= 0x1;\
  2204. }
  2205. #define _ASSERT_RESET_rstgen_rstn_spi2_apb_ { \
  2206. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2207. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  2208. _ezchip_macro_read_value_ |= (0x1&0x1)<<27; \
  2209. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2210. do { \
  2211. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>27; \
  2212. _ezchip_macro_read_value_ &= 0x1;\
  2213. } while(_ezchip_macro_read_value_!=0x0); \
  2214. }
  2215. #define _CLEAR_RESET_rstgen_rstn_spi2_apb_ { \
  2216. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2217. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  2218. _ezchip_macro_read_value_ |= (0x0&0x1)<<27; \
  2219. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2220. do { \
  2221. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>27; \
  2222. _ezchip_macro_read_value_ &= 0x1;\
  2223. } while(_ezchip_macro_read_value_!=0x1); \
  2224. }
  2225. #define _READ_RESET_STATUS_rstgen_rstn_spi2_core_(_ezchip_macro_read_value_) { \
  2226. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 28; \
  2227. _ezchip_macro_read_value_ &= 0x1;\
  2228. }
  2229. #define _ASSERT_RESET_rstgen_rstn_spi2_core_ { \
  2230. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2231. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  2232. _ezchip_macro_read_value_ |= (0x1&0x1)<<28; \
  2233. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2234. do { \
  2235. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>28; \
  2236. _ezchip_macro_read_value_ &= 0x1;\
  2237. } while(_ezchip_macro_read_value_!=0x0); \
  2238. }
  2239. #define _CLEAR_RESET_rstgen_rstn_spi2_core_ { \
  2240. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2241. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  2242. _ezchip_macro_read_value_ |= (0x0&0x1)<<28; \
  2243. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2244. do { \
  2245. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>28; \
  2246. _ezchip_macro_read_value_ &= 0x1;\
  2247. } while(_ezchip_macro_read_value_!=0x1); \
  2248. }
  2249. #define _READ_RESET_STATUS_rstgen_rstn_spi3_apb_(_ezchip_macro_read_value_) { \
  2250. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 29; \
  2251. _ezchip_macro_read_value_ &= 0x1;\
  2252. }
  2253. #define _ASSERT_RESET_rstgen_rstn_spi3_apb_ { \
  2254. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2255. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  2256. _ezchip_macro_read_value_ |= (0x1&0x1)<<29; \
  2257. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2258. do { \
  2259. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>29; \
  2260. _ezchip_macro_read_value_ &= 0x1;\
  2261. } while(_ezchip_macro_read_value_!=0x0); \
  2262. }
  2263. #define _CLEAR_RESET_rstgen_rstn_spi3_apb_ { \
  2264. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2265. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  2266. _ezchip_macro_read_value_ |= (0x0&0x1)<<29; \
  2267. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2268. do { \
  2269. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>29; \
  2270. _ezchip_macro_read_value_ &= 0x1;\
  2271. } while(_ezchip_macro_read_value_!=0x1); \
  2272. }
  2273. #define _READ_RESET_STATUS_rstgen_rstn_spi3_core_(_ezchip_macro_read_value_) { \
  2274. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 30; \
  2275. _ezchip_macro_read_value_ &= 0x1;\
  2276. }
  2277. #define _ASSERT_RESET_rstgen_rstn_spi3_core_ { \
  2278. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2279. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  2280. _ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
  2281. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2282. do { \
  2283. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>30; \
  2284. _ezchip_macro_read_value_ &= 0x1;\
  2285. } while(_ezchip_macro_read_value_!=0x0); \
  2286. }
  2287. #define _CLEAR_RESET_rstgen_rstn_spi3_core_ { \
  2288. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2289. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  2290. _ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
  2291. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2292. do { \
  2293. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>30; \
  2294. _ezchip_macro_read_value_ &= 0x1;\
  2295. } while(_ezchip_macro_read_value_!=0x1); \
  2296. }
  2297. #define _READ_RESET_STATUS_rstgen_rstn_i2c2_apb_(_ezchip_macro_read_value_) { \
  2298. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 31; \
  2299. _ezchip_macro_read_value_ &= 0x1;\
  2300. }
  2301. #define _ASSERT_RESET_rstgen_rstn_i2c2_apb_ { \
  2302. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2303. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  2304. _ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
  2305. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2306. do { \
  2307. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>31; \
  2308. _ezchip_macro_read_value_ &= 0x1;\
  2309. } while(_ezchip_macro_read_value_!=0x0); \
  2310. }
  2311. #define _CLEAR_RESET_rstgen_rstn_i2c2_apb_ { \
  2312. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2313. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  2314. _ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
  2315. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2316. do { \
  2317. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>31; \
  2318. _ezchip_macro_read_value_ &= 0x1;\
  2319. } while(_ezchip_macro_read_value_!=0x1); \
  2320. }
  2321. #define _READ_RESET_STATUS_rstgen_rstn_i2c2_core_(_ezchip_macro_read_value_) { \
  2322. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR); \
  2323. _ezchip_macro_read_value_ &= 0x1;\
  2324. }
  2325. #define _ASSERT_RESET_rstgen_rstn_i2c2_core_ { \
  2326. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2327. _ezchip_macro_read_value_ &= ~(0x1); \
  2328. _ezchip_macro_read_value_ |= (0x1&0x1); \
  2329. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2330. do { \
  2331. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR); \
  2332. _ezchip_macro_read_value_ &= 0x1;\
  2333. } while(_ezchip_macro_read_value_!=0x0); \
  2334. }
  2335. #define _CLEAR_RESET_rstgen_rstn_i2c2_core_ { \
  2336. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2337. _ezchip_macro_read_value_ &= ~(0x1); \
  2338. _ezchip_macro_read_value_ |= (0x0&0x1); \
  2339. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2340. do { \
  2341. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR); \
  2342. _ezchip_macro_read_value_ &= 0x1;\
  2343. } while(_ezchip_macro_read_value_!=0x1); \
  2344. }
  2345. #define _READ_RESET_STATUS_rstgen_rstn_i2c3_apb_(_ezchip_macro_read_value_) { \
  2346. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 1; \
  2347. _ezchip_macro_read_value_ &= 0x1;\
  2348. }
  2349. #define _ASSERT_RESET_rstgen_rstn_i2c3_apb_ { \
  2350. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2351. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  2352. _ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
  2353. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2354. do { \
  2355. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>1; \
  2356. _ezchip_macro_read_value_ &= 0x1;\
  2357. } while(_ezchip_macro_read_value_!=0x0); \
  2358. }
  2359. #define _CLEAR_RESET_rstgen_rstn_i2c3_apb_ { \
  2360. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2361. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  2362. _ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
  2363. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2364. do { \
  2365. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>1; \
  2366. _ezchip_macro_read_value_ &= 0x1;\
  2367. } while(_ezchip_macro_read_value_!=0x1); \
  2368. }
  2369. #define _READ_RESET_STATUS_rstgen_rstn_i2c3_core_(_ezchip_macro_read_value_) { \
  2370. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 2; \
  2371. _ezchip_macro_read_value_ &= 0x1;\
  2372. }
  2373. #define _ASSERT_RESET_rstgen_rstn_i2c3_core_ { \
  2374. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2375. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  2376. _ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
  2377. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2378. do { \
  2379. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>2; \
  2380. _ezchip_macro_read_value_ &= 0x1;\
  2381. } while(_ezchip_macro_read_value_!=0x0); \
  2382. }
  2383. #define _CLEAR_RESET_rstgen_rstn_i2c3_core_ { \
  2384. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2385. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  2386. _ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
  2387. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2388. do { \
  2389. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>2; \
  2390. _ezchip_macro_read_value_ &= 0x1;\
  2391. } while(_ezchip_macro_read_value_!=0x1); \
  2392. }
  2393. #define _READ_RESET_STATUS_rstgen_rstn_wdtimer_apb_(_ezchip_macro_read_value_) { \
  2394. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 3; \
  2395. _ezchip_macro_read_value_ &= 0x1;\
  2396. }
  2397. #define _ASSERT_RESET_rstgen_rstn_wdtimer_apb_ { \
  2398. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2399. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  2400. _ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
  2401. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2402. do { \
  2403. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>3; \
  2404. _ezchip_macro_read_value_ &= 0x1;\
  2405. } while(_ezchip_macro_read_value_!=0x0); \
  2406. }
  2407. #define _CLEAR_RESET_rstgen_rstn_wdtimer_apb_ { \
  2408. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2409. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  2410. _ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
  2411. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2412. do { \
  2413. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>3; \
  2414. _ezchip_macro_read_value_ &= 0x1;\
  2415. } while(_ezchip_macro_read_value_!=0x1); \
  2416. }
  2417. #define _READ_RESET_STATUS_rstgen_rstn_wdt_(_ezchip_macro_read_value_) { \
  2418. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 4; \
  2419. _ezchip_macro_read_value_ &= 0x1;\
  2420. }
  2421. #define _ASSERT_RESET_rstgen_rstn_wdt_ { \
  2422. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2423. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  2424. _ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
  2425. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2426. do { \
  2427. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>4; \
  2428. _ezchip_macro_read_value_ &= 0x1;\
  2429. } while(_ezchip_macro_read_value_!=0x0); \
  2430. }
  2431. #define _CLEAR_RESET_rstgen_rstn_wdt_ { \
  2432. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2433. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  2434. _ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
  2435. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2436. do { \
  2437. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>4; \
  2438. _ezchip_macro_read_value_ &= 0x1;\
  2439. } while(_ezchip_macro_read_value_!=0x1); \
  2440. }
  2441. #define _READ_RESET_STATUS_rstgen_rstn_timer0_(_ezchip_macro_read_value_) { \
  2442. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 5; \
  2443. _ezchip_macro_read_value_ &= 0x1;\
  2444. }
  2445. #define _ASSERT_RESET_rstgen_rstn_timer0_ { \
  2446. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2447. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  2448. _ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
  2449. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2450. do { \
  2451. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>5; \
  2452. _ezchip_macro_read_value_ &= 0x1;\
  2453. } while(_ezchip_macro_read_value_!=0x0); \
  2454. }
  2455. #define _CLEAR_RESET_rstgen_rstn_timer0_ { \
  2456. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2457. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  2458. _ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
  2459. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2460. do { \
  2461. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>5; \
  2462. _ezchip_macro_read_value_ &= 0x1;\
  2463. } while(_ezchip_macro_read_value_!=0x1); \
  2464. }
  2465. #define _READ_RESET_STATUS_rstgen_rstn_timer1_(_ezchip_macro_read_value_) { \
  2466. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 6; \
  2467. _ezchip_macro_read_value_ &= 0x1;\
  2468. }
  2469. #define _ASSERT_RESET_rstgen_rstn_timer1_ { \
  2470. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2471. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  2472. _ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
  2473. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2474. do { \
  2475. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>6; \
  2476. _ezchip_macro_read_value_ &= 0x1;\
  2477. } while(_ezchip_macro_read_value_!=0x0); \
  2478. }
  2479. #define _CLEAR_RESET_rstgen_rstn_timer1_ { \
  2480. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2481. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  2482. _ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
  2483. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2484. do { \
  2485. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>6; \
  2486. _ezchip_macro_read_value_ &= 0x1;\
  2487. } while(_ezchip_macro_read_value_!=0x1); \
  2488. }
  2489. #define _READ_RESET_STATUS_rstgen_rstn_timer2_(_ezchip_macro_read_value_) { \
  2490. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 7; \
  2491. _ezchip_macro_read_value_ &= 0x1;\
  2492. }
  2493. #define _ASSERT_RESET_rstgen_rstn_timer2_ { \
  2494. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2495. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  2496. _ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
  2497. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2498. do { \
  2499. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>7; \
  2500. _ezchip_macro_read_value_ &= 0x1;\
  2501. } while(_ezchip_macro_read_value_!=0x0); \
  2502. }
  2503. #define _CLEAR_RESET_rstgen_rstn_timer2_ { \
  2504. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2505. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  2506. _ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
  2507. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2508. do { \
  2509. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>7; \
  2510. _ezchip_macro_read_value_ &= 0x1;\
  2511. } while(_ezchip_macro_read_value_!=0x1); \
  2512. }
  2513. #define _READ_RESET_STATUS_rstgen_rstn_timer3_(_ezchip_macro_read_value_) { \
  2514. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 8; \
  2515. _ezchip_macro_read_value_ &= 0x1;\
  2516. }
  2517. #define _ASSERT_RESET_rstgen_rstn_timer3_ { \
  2518. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2519. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  2520. _ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
  2521. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2522. do { \
  2523. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>8; \
  2524. _ezchip_macro_read_value_ &= 0x1;\
  2525. } while(_ezchip_macro_read_value_!=0x0); \
  2526. }
  2527. #define _CLEAR_RESET_rstgen_rstn_timer3_ { \
  2528. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2529. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  2530. _ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
  2531. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2532. do { \
  2533. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>8; \
  2534. _ezchip_macro_read_value_ &= 0x1;\
  2535. } while(_ezchip_macro_read_value_!=0x1); \
  2536. }
  2537. #define _READ_RESET_STATUS_rstgen_rstn_timer4_(_ezchip_macro_read_value_) { \
  2538. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 9; \
  2539. _ezchip_macro_read_value_ &= 0x1;\
  2540. }
  2541. #define _ASSERT_RESET_rstgen_rstn_timer4_ { \
  2542. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2543. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  2544. _ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
  2545. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2546. do { \
  2547. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>9; \
  2548. _ezchip_macro_read_value_ &= 0x1;\
  2549. } while(_ezchip_macro_read_value_!=0x0); \
  2550. }
  2551. #define _CLEAR_RESET_rstgen_rstn_timer4_ { \
  2552. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2553. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  2554. _ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
  2555. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2556. do { \
  2557. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>9; \
  2558. _ezchip_macro_read_value_ &= 0x1;\
  2559. } while(_ezchip_macro_read_value_!=0x1); \
  2560. }
  2561. #define _READ_RESET_STATUS_rstgen_rstn_timer5_(_ezchip_macro_read_value_) { \
  2562. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 10; \
  2563. _ezchip_macro_read_value_ &= 0x1;\
  2564. }
  2565. #define _ASSERT_RESET_rstgen_rstn_timer5_ { \
  2566. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2567. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  2568. _ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
  2569. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2570. do { \
  2571. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>10; \
  2572. _ezchip_macro_read_value_ &= 0x1;\
  2573. } while(_ezchip_macro_read_value_!=0x0); \
  2574. }
  2575. #define _CLEAR_RESET_rstgen_rstn_timer5_ { \
  2576. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2577. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  2578. _ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
  2579. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2580. do { \
  2581. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>10; \
  2582. _ezchip_macro_read_value_ &= 0x1;\
  2583. } while(_ezchip_macro_read_value_!=0x1); \
  2584. }
  2585. #define _READ_RESET_STATUS_rstgen_rstn_timer6_(_ezchip_macro_read_value_) { \
  2586. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 11; \
  2587. _ezchip_macro_read_value_ &= 0x1;\
  2588. }
  2589. #define _ASSERT_RESET_rstgen_rstn_timer6_ { \
  2590. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2591. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  2592. _ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
  2593. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2594. do { \
  2595. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>11; \
  2596. _ezchip_macro_read_value_ &= 0x1;\
  2597. } while(_ezchip_macro_read_value_!=0x0); \
  2598. }
  2599. #define _CLEAR_RESET_rstgen_rstn_timer6_ { \
  2600. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2601. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  2602. _ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
  2603. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2604. do { \
  2605. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>11; \
  2606. _ezchip_macro_read_value_ &= 0x1;\
  2607. } while(_ezchip_macro_read_value_!=0x1); \
  2608. }
  2609. #define _READ_RESET_STATUS_rstgen_rstn_vp6intc_apb_(_ezchip_macro_read_value_) { \
  2610. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 12; \
  2611. _ezchip_macro_read_value_ &= 0x1;\
  2612. }
  2613. #define _ASSERT_RESET_rstgen_rstn_vp6intc_apb_ { \
  2614. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2615. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  2616. _ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
  2617. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2618. do { \
  2619. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>12; \
  2620. _ezchip_macro_read_value_ &= 0x1;\
  2621. } while(_ezchip_macro_read_value_!=0x0); \
  2622. }
  2623. #define _CLEAR_RESET_rstgen_rstn_vp6intc_apb_ { \
  2624. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2625. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  2626. _ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
  2627. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2628. do { \
  2629. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>12; \
  2630. _ezchip_macro_read_value_ &= 0x1;\
  2631. } while(_ezchip_macro_read_value_!=0x1); \
  2632. }
  2633. #define _READ_RESET_STATUS_rstgen_rstn_pwm_apb_(_ezchip_macro_read_value_) { \
  2634. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 13; \
  2635. _ezchip_macro_read_value_ &= 0x1;\
  2636. }
  2637. #define _ASSERT_RESET_rstgen_rstn_pwm_apb_ { \
  2638. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2639. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  2640. _ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
  2641. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2642. do { \
  2643. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>13; \
  2644. _ezchip_macro_read_value_ &= 0x1;\
  2645. } while(_ezchip_macro_read_value_!=0x0); \
  2646. }
  2647. #define _CLEAR_RESET_rstgen_rstn_pwm_apb_ { \
  2648. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2649. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  2650. _ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
  2651. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2652. do { \
  2653. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>13; \
  2654. _ezchip_macro_read_value_ &= 0x1;\
  2655. } while(_ezchip_macro_read_value_!=0x1); \
  2656. }
  2657. #define _READ_RESET_STATUS_rstgen_rstn_msi_apb_(_ezchip_macro_read_value_) { \
  2658. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 14; \
  2659. _ezchip_macro_read_value_ &= 0x1;\
  2660. }
  2661. #define _ASSERT_RESET_rstgen_rstn_msi_apb_ { \
  2662. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2663. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  2664. _ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
  2665. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2666. do { \
  2667. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>14; \
  2668. _ezchip_macro_read_value_ &= 0x1;\
  2669. } while(_ezchip_macro_read_value_!=0x0); \
  2670. }
  2671. #define _CLEAR_RESET_rstgen_rstn_msi_apb_ { \
  2672. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2673. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  2674. _ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
  2675. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2676. do { \
  2677. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>14; \
  2678. _ezchip_macro_read_value_ &= 0x1;\
  2679. } while(_ezchip_macro_read_value_!=0x1); \
  2680. }
  2681. #define _READ_RESET_STATUS_rstgen_rstn_temp_apb_(_ezchip_macro_read_value_) { \
  2682. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 15; \
  2683. _ezchip_macro_read_value_ &= 0x1;\
  2684. }
  2685. #define _ASSERT_RESET_rstgen_rstn_temp_apb_ { \
  2686. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2687. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  2688. _ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
  2689. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2690. do { \
  2691. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>15; \
  2692. _ezchip_macro_read_value_ &= 0x1;\
  2693. } while(_ezchip_macro_read_value_!=0x0); \
  2694. }
  2695. #define _CLEAR_RESET_rstgen_rstn_temp_apb_ { \
  2696. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2697. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  2698. _ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
  2699. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2700. do { \
  2701. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>15; \
  2702. _ezchip_macro_read_value_ &= 0x1;\
  2703. } while(_ezchip_macro_read_value_!=0x1); \
  2704. }
  2705. #define _READ_RESET_STATUS_rstgen_rstn_temp_sense_(_ezchip_macro_read_value_) { \
  2706. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 16; \
  2707. _ezchip_macro_read_value_ &= 0x1;\
  2708. }
  2709. #define _ASSERT_RESET_rstgen_rstn_temp_sense_ { \
  2710. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2711. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  2712. _ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
  2713. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2714. do { \
  2715. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>16; \
  2716. _ezchip_macro_read_value_ &= 0x1;\
  2717. } while(_ezchip_macro_read_value_!=0x0); \
  2718. }
  2719. #define _CLEAR_RESET_rstgen_rstn_temp_sense_ { \
  2720. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2721. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  2722. _ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
  2723. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2724. do { \
  2725. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>16; \
  2726. _ezchip_macro_read_value_ &= 0x1;\
  2727. } while(_ezchip_macro_read_value_!=0x1); \
  2728. }
  2729. #define _READ_RESET_STATUS_rstgen_rstn_syserr_apb_(_ezchip_macro_read_value_) { \
  2730. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 17; \
  2731. _ezchip_macro_read_value_ &= 0x1;\
  2732. }
  2733. #define _ASSERT_RESET_rstgen_rstn_syserr_apb_ { \
  2734. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2735. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  2736. _ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
  2737. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2738. do { \
  2739. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>17; \
  2740. _ezchip_macro_read_value_ &= 0x1;\
  2741. } while(_ezchip_macro_read_value_!=0x0); \
  2742. }
  2743. #define _CLEAR_RESET_rstgen_rstn_syserr_apb_ { \
  2744. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2745. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  2746. _ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
  2747. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2748. do { \
  2749. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>17; \
  2750. _ezchip_macro_read_value_ &= 0x1;\
  2751. } while(_ezchip_macro_read_value_!=0x1); \
  2752. }
  2753. #endif //_RSTGEN_MACRO_H_