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72778277927802781278227832784278527862787278827892790279127922793279427952796279727982799280028012802280328042805280628072808280928102811281228132814281528162817281828192820282128222823282428252826282728282829283028312832283328342835283628372838283928402841284228432844284528462847284828492850285128522853285428552856285728582859286028612862286328642865286628672868286928702871287228732874287528762877287828792880288128822883288428852886288728882889289028912892289328942895289628972898289929002901290229032904290529062907290829092910291129122913291429152916291729182919292029212922292329242925292629272928292929302931293229332934293529362937293829392940294129422943294429452946294729482949295029512952295329542955295629572958295929602961296229632964296529662967296829692970297129722973297429752976297729782979298029812982298329842985298629872988298929902991299229932994299529962997299829993000300130023003300430053006300730083009301030113012301330143015301630173018301930203021302230233024302530263027302830293030303130323033303430353036303730383039304030413042304330443045304630473048304930503051305230533054305530563057305830593060306130623063306430653066306730683069307030713072307330743075307630773078307930803081308230833084308530863087308830893090309130923093309430953096309730983099310031013102310331043105310631073108310931103111311231133114
  1. /* SPDX-License-Identifier: GPL-2.0-or-later */
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  4. * @file rstgen_ctrl_macro.h
  5. * @author StarFive Technology
  6. * @version V1.0
  7. * @date 07/20/2020
  8. * @brief
  9. ******************************************************************************
  10. * @copy
  11. *
  12. * THE PRESENT SOFTWARE WHICH IS FOR GUIDANCE ONLY AIMS AT PROVIDING CUSTOMERS
  13. * WITH CODING INFORMATION REGARDING THEIR PRODUCTS IN ORDER FOR THEM TO SAVE
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  18. *
  19. * COPYRIGHT 2020 Shanghai StarFive Technology Co., Ltd.
  20. */
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  22. #define _RSTGEN_MACRO_H_
  23. //#define RSTGEN_BASE_ADDR 0x0
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  32. #define _READ_RESET_STATUS_rstgen_rstn_dom3ahb_bus_(_ezchip_macro_read_value_) { \
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  35. }
  36. #define _ASSERT_RESET_rstgen_rstn_dom3ahb_bus_ { \
  37. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  38. _ezchip_macro_read_value_ &= ~(0x1); \
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  40. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  41. do { \
  42. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR); \
  43. _ezchip_macro_read_value_ &= 0x1;\
  44. } while(_ezchip_macro_read_value_!=0x0); \
  45. }
  46. #define _CLEAR_RESET_rstgen_rstn_dom3ahb_bus_ { \
  47. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  48. _ezchip_macro_read_value_ &= ~(0x1); \
  49. _ezchip_macro_read_value_ |= (0x0&0x1); \
  50. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  51. do { \
  52. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR); \
  53. _ezchip_macro_read_value_ &= 0x1;\
  54. } while(_ezchip_macro_read_value_!=0x1); \
  55. }
  56. #define _READ_RESET_STATUS_rstgen_rstn_dom7ahb_bus_(_ezchip_macro_read_value_) { \
  57. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 1; \
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  60. #define _ASSERT_RESET_rstgen_rstn_dom7ahb_bus_ { \
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  65. do { \
  66. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>1; \
  67. _ezchip_macro_read_value_ &= 0x1;\
  68. } while(_ezchip_macro_read_value_!=0x0); \
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  70. #define _CLEAR_RESET_rstgen_rstn_dom7ahb_bus_ { \
  71. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
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  74. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  75. do { \
  76. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>1; \
  77. _ezchip_macro_read_value_ &= 0x1;\
  78. } while(_ezchip_macro_read_value_!=0x1); \
  79. }
  80. #define _READ_RESET_STATUS_rstgen_rst_u74_(_ezchip_macro_read_value_) { \
  81. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 2; \
  82. _ezchip_macro_read_value_ &= 0x1;\
  83. }
  84. #define _ASSERT_RESET_rstgen_rst_u74_ { \
  85. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  86. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  87. _ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
  88. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  89. do { \
  90. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>2; \
  91. _ezchip_macro_read_value_ &= 0x1;\
  92. } while(_ezchip_macro_read_value_!=0x1); \
  93. }
  94. #define _CLEAR_RESET_rstgen_rst_u74_ { \
  95. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  96. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  97. _ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
  98. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  99. do { \
  100. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>2; \
  101. _ezchip_macro_read_value_ &= 0x1;\
  102. } while(_ezchip_macro_read_value_!=0x0); \
  103. }
  104. #define _READ_RESET_STATUS_rstgen_rstn_u74_axi_(_ezchip_macro_read_value_) { \
  105. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 3; \
  106. _ezchip_macro_read_value_ &= 0x1;\
  107. }
  108. #define _ASSERT_RESET_rstgen_rstn_u74_axi_ { \
  109. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  110. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  111. _ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
  112. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  113. do { \
  114. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>3; \
  115. _ezchip_macro_read_value_ &= 0x1;\
  116. } while(_ezchip_macro_read_value_!=0x0); \
  117. }
  118. #define _CLEAR_RESET_rstgen_rstn_u74_axi_ { \
  119. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  120. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  121. _ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
  122. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  123. do { \
  124. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>3; \
  125. _ezchip_macro_read_value_ &= 0x1;\
  126. } while(_ezchip_macro_read_value_!=0x1); \
  127. }
  128. #define _READ_RESET_STATUS_rstgen_rstn_sgdma2p_ahb_(_ezchip_macro_read_value_) { \
  129. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 4; \
  130. _ezchip_macro_read_value_ &= 0x1;\
  131. }
  132. #define _ASSERT_RESET_rstgen_rstn_sgdma2p_ahb_ { \
  133. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  134. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  135. _ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
  136. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  137. do { \
  138. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>4; \
  139. _ezchip_macro_read_value_ &= 0x1;\
  140. } while(_ezchip_macro_read_value_!=0x0); \
  141. }
  142. #define _CLEAR_RESET_rstgen_rstn_sgdma2p_ahb_ { \
  143. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  144. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  145. _ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
  146. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  147. do { \
  148. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>4; \
  149. _ezchip_macro_read_value_ &= 0x1;\
  150. } while(_ezchip_macro_read_value_!=0x1); \
  151. }
  152. #define _READ_RESET_STATUS_rstgen_rstn_sgdma2p_axi_(_ezchip_macro_read_value_) { \
  153. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 5; \
  154. _ezchip_macro_read_value_ &= 0x1;\
  155. }
  156. #define _ASSERT_RESET_rstgen_rstn_sgdma2p_axi_ { \
  157. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  158. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  159. _ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
  160. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  161. do { \
  162. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>5; \
  163. _ezchip_macro_read_value_ &= 0x1;\
  164. } while(_ezchip_macro_read_value_!=0x0); \
  165. }
  166. #define _CLEAR_RESET_rstgen_rstn_sgdma2p_axi_ { \
  167. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  168. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  169. _ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
  170. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  171. do { \
  172. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>5; \
  173. _ezchip_macro_read_value_ &= 0x1;\
  174. } while(_ezchip_macro_read_value_!=0x1); \
  175. }
  176. #define _READ_RESET_STATUS_rstgen_rstn_dma2pnoc_aix_(_ezchip_macro_read_value_) { \
  177. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 6; \
  178. _ezchip_macro_read_value_ &= 0x1;\
  179. }
  180. #define _ASSERT_RESET_rstgen_rstn_dma2pnoc_aix_ { \
  181. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  182. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  183. _ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
  184. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  185. do { \
  186. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>6; \
  187. _ezchip_macro_read_value_ &= 0x1;\
  188. } while(_ezchip_macro_read_value_!=0x0); \
  189. }
  190. #define _CLEAR_RESET_rstgen_rstn_dma2pnoc_aix_ { \
  191. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  192. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  193. _ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
  194. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  195. do { \
  196. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>6; \
  197. _ezchip_macro_read_value_ &= 0x1;\
  198. } while(_ezchip_macro_read_value_!=0x1); \
  199. }
  200. #define _READ_RESET_STATUS_rstgen_rstn_dla_axi_(_ezchip_macro_read_value_) { \
  201. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 7; \
  202. _ezchip_macro_read_value_ &= 0x1;\
  203. }
  204. #define _ASSERT_RESET_rstgen_rstn_dla_axi_ { \
  205. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  206. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  207. _ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
  208. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  209. do { \
  210. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>7; \
  211. _ezchip_macro_read_value_ &= 0x1;\
  212. } while(_ezchip_macro_read_value_!=0x0); \
  213. }
  214. #define _CLEAR_RESET_rstgen_rstn_dla_axi_ { \
  215. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  216. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  217. _ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
  218. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  219. do { \
  220. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>7; \
  221. _ezchip_macro_read_value_ &= 0x1;\
  222. } while(_ezchip_macro_read_value_!=0x1); \
  223. }
  224. #define _READ_RESET_STATUS_rstgen_rstn_dlanoc_axi_(_ezchip_macro_read_value_) { \
  225. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 8; \
  226. _ezchip_macro_read_value_ &= 0x1;\
  227. }
  228. #define _ASSERT_RESET_rstgen_rstn_dlanoc_axi_ { \
  229. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  230. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  231. _ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
  232. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  233. do { \
  234. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>8; \
  235. _ezchip_macro_read_value_ &= 0x1;\
  236. } while(_ezchip_macro_read_value_!=0x0); \
  237. }
  238. #define _CLEAR_RESET_rstgen_rstn_dlanoc_axi_ { \
  239. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  240. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  241. _ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
  242. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  243. do { \
  244. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>8; \
  245. _ezchip_macro_read_value_ &= 0x1;\
  246. } while(_ezchip_macro_read_value_!=0x1); \
  247. }
  248. #define _READ_RESET_STATUS_rstgen_rstn_dla_apb_(_ezchip_macro_read_value_) { \
  249. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 9; \
  250. _ezchip_macro_read_value_ &= 0x1;\
  251. }
  252. #define _ASSERT_RESET_rstgen_rstn_dla_apb_ { \
  253. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  254. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  255. _ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
  256. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  257. do { \
  258. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>9; \
  259. _ezchip_macro_read_value_ &= 0x1;\
  260. } while(_ezchip_macro_read_value_!=0x0); \
  261. }
  262. #define _CLEAR_RESET_rstgen_rstn_dla_apb_ { \
  263. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  264. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  265. _ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
  266. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  267. do { \
  268. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>9; \
  269. _ezchip_macro_read_value_ &= 0x1;\
  270. } while(_ezchip_macro_read_value_!=0x1); \
  271. }
  272. #define _READ_RESET_STATUS_rstgen_rst_vp6_DReset_(_ezchip_macro_read_value_) { \
  273. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 10; \
  274. _ezchip_macro_read_value_ &= 0x1;\
  275. }
  276. #define _ASSERT_RESET_rstgen_rst_vp6_DReset_ { \
  277. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  278. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  279. _ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
  280. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  281. do { \
  282. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>10; \
  283. _ezchip_macro_read_value_ &= 0x1;\
  284. } while(_ezchip_macro_read_value_!=0x1); \
  285. }
  286. #define _CLEAR_RESET_rstgen_rst_vp6_DReset_ { \
  287. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  288. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  289. _ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
  290. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  291. do { \
  292. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>10; \
  293. _ezchip_macro_read_value_ &= 0x1;\
  294. } while(_ezchip_macro_read_value_!=0x0); \
  295. }
  296. #define _READ_RESET_STATUS_rstgen_rst_vp6_Breset_(_ezchip_macro_read_value_) { \
  297. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 11; \
  298. _ezchip_macro_read_value_ &= 0x1;\
  299. }
  300. #define _ASSERT_RESET_rstgen_rst_vp6_Breset_ { \
  301. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  302. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  303. _ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
  304. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  305. do { \
  306. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>11; \
  307. _ezchip_macro_read_value_ &= 0x1;\
  308. } while(_ezchip_macro_read_value_!=0x1); \
  309. }
  310. #define _CLEAR_RESET_rstgen_rst_vp6_Breset_ { \
  311. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  312. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  313. _ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
  314. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  315. do { \
  316. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>11; \
  317. _ezchip_macro_read_value_ &= 0x1;\
  318. } while(_ezchip_macro_read_value_!=0x0); \
  319. }
  320. #define _READ_RESET_STATUS_rstgen_rstn_vp6_axi_(_ezchip_macro_read_value_) { \
  321. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 12; \
  322. _ezchip_macro_read_value_ &= 0x1;\
  323. }
  324. #define _ASSERT_RESET_rstgen_rstn_vp6_axi_ { \
  325. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  326. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  327. _ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
  328. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  329. do { \
  330. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>12; \
  331. _ezchip_macro_read_value_ &= 0x1;\
  332. } while(_ezchip_macro_read_value_!=0x0); \
  333. }
  334. #define _CLEAR_RESET_rstgen_rstn_vp6_axi_ { \
  335. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  336. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  337. _ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
  338. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  339. do { \
  340. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>12; \
  341. _ezchip_macro_read_value_ &= 0x1;\
  342. } while(_ezchip_macro_read_value_!=0x1); \
  343. }
  344. #define _READ_RESET_STATUS_rstgen_rstn_vdecbrg_main_(_ezchip_macro_read_value_) { \
  345. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 13; \
  346. _ezchip_macro_read_value_ &= 0x1;\
  347. }
  348. #define _ASSERT_RESET_rstgen_rstn_vdecbrg_main_ { \
  349. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  350. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  351. _ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
  352. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  353. do { \
  354. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>13; \
  355. _ezchip_macro_read_value_ &= 0x1;\
  356. } while(_ezchip_macro_read_value_!=0x0); \
  357. }
  358. #define _CLEAR_RESET_rstgen_rstn_vdecbrg_main_ { \
  359. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  360. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  361. _ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
  362. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  363. do { \
  364. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>13; \
  365. _ezchip_macro_read_value_ &= 0x1;\
  366. } while(_ezchip_macro_read_value_!=0x1); \
  367. }
  368. #define _READ_RESET_STATUS_rstgen_rstn_vdec_axi_(_ezchip_macro_read_value_) { \
  369. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 14; \
  370. _ezchip_macro_read_value_ &= 0x1;\
  371. }
  372. #define _ASSERT_RESET_rstgen_rstn_vdec_axi_ { \
  373. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  374. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  375. _ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
  376. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  377. do { \
  378. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>14; \
  379. _ezchip_macro_read_value_ &= 0x1;\
  380. } while(_ezchip_macro_read_value_!=0x0); \
  381. }
  382. #define _CLEAR_RESET_rstgen_rstn_vdec_axi_ { \
  383. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  384. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  385. _ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
  386. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  387. do { \
  388. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>14; \
  389. _ezchip_macro_read_value_ &= 0x1;\
  390. } while(_ezchip_macro_read_value_!=0x1); \
  391. }
  392. #define _READ_RESET_STATUS_rstgen_rstn_vdec_bclk_(_ezchip_macro_read_value_) { \
  393. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 15; \
  394. _ezchip_macro_read_value_ &= 0x1;\
  395. }
  396. #define _ASSERT_RESET_rstgen_rstn_vdec_bclk_ { \
  397. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  398. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  399. _ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
  400. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  401. do { \
  402. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>15; \
  403. _ezchip_macro_read_value_ &= 0x1;\
  404. } while(_ezchip_macro_read_value_!=0x0); \
  405. }
  406. #define _CLEAR_RESET_rstgen_rstn_vdec_bclk_ { \
  407. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  408. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  409. _ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
  410. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  411. do { \
  412. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>15; \
  413. _ezchip_macro_read_value_ &= 0x1;\
  414. } while(_ezchip_macro_read_value_!=0x1); \
  415. }
  416. #define _READ_RESET_STATUS_rstgen_rstn_vdec_cclk_(_ezchip_macro_read_value_) { \
  417. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 16; \
  418. _ezchip_macro_read_value_ &= 0x1;\
  419. }
  420. #define _ASSERT_RESET_rstgen_rstn_vdec_cclk_ { \
  421. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  422. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  423. _ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
  424. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  425. do { \
  426. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>16; \
  427. _ezchip_macro_read_value_ &= 0x1;\
  428. } while(_ezchip_macro_read_value_!=0x0); \
  429. }
  430. #define _CLEAR_RESET_rstgen_rstn_vdec_cclk_ { \
  431. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  432. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  433. _ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
  434. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  435. do { \
  436. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>16; \
  437. _ezchip_macro_read_value_ &= 0x1;\
  438. } while(_ezchip_macro_read_value_!=0x1); \
  439. }
  440. #define _READ_RESET_STATUS_rstgen_rstn_vdec_apb_(_ezchip_macro_read_value_) { \
  441. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 17; \
  442. _ezchip_macro_read_value_ &= 0x1;\
  443. }
  444. #define _ASSERT_RESET_rstgen_rstn_vdec_apb_ { \
  445. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  446. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  447. _ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
  448. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  449. do { \
  450. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>17; \
  451. _ezchip_macro_read_value_ &= 0x1;\
  452. } while(_ezchip_macro_read_value_!=0x0); \
  453. }
  454. #define _CLEAR_RESET_rstgen_rstn_vdec_apb_ { \
  455. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  456. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  457. _ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
  458. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  459. do { \
  460. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>17; \
  461. _ezchip_macro_read_value_ &= 0x1;\
  462. } while(_ezchip_macro_read_value_!=0x1); \
  463. }
  464. #define _READ_RESET_STATUS_rstgen_rstn_jpeg_axi_(_ezchip_macro_read_value_) { \
  465. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 18; \
  466. _ezchip_macro_read_value_ &= 0x1;\
  467. }
  468. #define _ASSERT_RESET_rstgen_rstn_jpeg_axi_ { \
  469. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  470. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  471. _ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
  472. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  473. do { \
  474. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>18; \
  475. _ezchip_macro_read_value_ &= 0x1;\
  476. } while(_ezchip_macro_read_value_!=0x0); \
  477. }
  478. #define _CLEAR_RESET_rstgen_rstn_jpeg_axi_ { \
  479. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  480. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  481. _ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
  482. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  483. do { \
  484. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>18; \
  485. _ezchip_macro_read_value_ &= 0x1;\
  486. } while(_ezchip_macro_read_value_!=0x1); \
  487. }
  488. #define _READ_RESET_STATUS_rstgen_rstn_jpeg_cclk_(_ezchip_macro_read_value_) { \
  489. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 19; \
  490. _ezchip_macro_read_value_ &= 0x1;\
  491. }
  492. #define _ASSERT_RESET_rstgen_rstn_jpeg_cclk_ { \
  493. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  494. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  495. _ezchip_macro_read_value_ |= (0x1&0x1)<<19; \
  496. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  497. do { \
  498. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>19; \
  499. _ezchip_macro_read_value_ &= 0x1;\
  500. } while(_ezchip_macro_read_value_!=0x0); \
  501. }
  502. #define _CLEAR_RESET_rstgen_rstn_jpeg_cclk_ { \
  503. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  504. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  505. _ezchip_macro_read_value_ |= (0x0&0x1)<<19; \
  506. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  507. do { \
  508. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>19; \
  509. _ezchip_macro_read_value_ &= 0x1;\
  510. } while(_ezchip_macro_read_value_!=0x1); \
  511. }
  512. #define _READ_RESET_STATUS_rstgen_rstn_jpeg_apb_(_ezchip_macro_read_value_) { \
  513. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 20; \
  514. _ezchip_macro_read_value_ &= 0x1;\
  515. }
  516. #define _ASSERT_RESET_rstgen_rstn_jpeg_apb_ { \
  517. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  518. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  519. _ezchip_macro_read_value_ |= (0x1&0x1)<<20; \
  520. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  521. do { \
  522. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>20; \
  523. _ezchip_macro_read_value_ &= 0x1;\
  524. } while(_ezchip_macro_read_value_!=0x0); \
  525. }
  526. #define _CLEAR_RESET_rstgen_rstn_jpeg_apb_ { \
  527. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  528. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  529. _ezchip_macro_read_value_ |= (0x0&0x1)<<20; \
  530. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  531. do { \
  532. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>20; \
  533. _ezchip_macro_read_value_ &= 0x1;\
  534. } while(_ezchip_macro_read_value_!=0x1); \
  535. }
  536. #define _READ_RESET_STATUS_rstgen_rstn_jpcgc300_main_(_ezchip_macro_read_value_) { \
  537. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 21; \
  538. _ezchip_macro_read_value_ &= 0x1;\
  539. }
  540. #define _ASSERT_RESET_rstgen_rstn_jpcgc300_main_ { \
  541. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  542. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  543. _ezchip_macro_read_value_ |= (0x1&0x1)<<21; \
  544. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  545. do { \
  546. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>21; \
  547. _ezchip_macro_read_value_ &= 0x1;\
  548. } while(_ezchip_macro_read_value_!=0x0); \
  549. }
  550. #define _CLEAR_RESET_rstgen_rstn_jpcgc300_main_ { \
  551. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  552. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  553. _ezchip_macro_read_value_ |= (0x0&0x1)<<21; \
  554. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  555. do { \
  556. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>21; \
  557. _ezchip_macro_read_value_ &= 0x1;\
  558. } while(_ezchip_macro_read_value_!=0x1); \
  559. }
  560. #define _READ_RESET_STATUS_rstgen_rstn_gc300_2x_(_ezchip_macro_read_value_) { \
  561. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 22; \
  562. _ezchip_macro_read_value_ &= 0x1;\
  563. }
  564. #define _ASSERT_RESET_rstgen_rstn_gc300_2x_ { \
  565. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  566. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  567. _ezchip_macro_read_value_ |= (0x1&0x1)<<22; \
  568. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  569. do { \
  570. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>22; \
  571. _ezchip_macro_read_value_ &= 0x1;\
  572. } while(_ezchip_macro_read_value_!=0x0); \
  573. }
  574. #define _CLEAR_RESET_rstgen_rstn_gc300_2x_ { \
  575. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  576. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  577. _ezchip_macro_read_value_ |= (0x0&0x1)<<22; \
  578. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  579. do { \
  580. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>22; \
  581. _ezchip_macro_read_value_ &= 0x1;\
  582. } while(_ezchip_macro_read_value_!=0x1); \
  583. }
  584. #define _READ_RESET_STATUS_rstgen_rstn_gc300_axi_(_ezchip_macro_read_value_) { \
  585. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 23; \
  586. _ezchip_macro_read_value_ &= 0x1;\
  587. }
  588. #define _ASSERT_RESET_rstgen_rstn_gc300_axi_ { \
  589. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  590. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  591. _ezchip_macro_read_value_ |= (0x1&0x1)<<23; \
  592. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  593. do { \
  594. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>23; \
  595. _ezchip_macro_read_value_ &= 0x1;\
  596. } while(_ezchip_macro_read_value_!=0x0); \
  597. }
  598. #define _CLEAR_RESET_rstgen_rstn_gc300_axi_ { \
  599. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  600. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  601. _ezchip_macro_read_value_ |= (0x0&0x1)<<23; \
  602. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  603. do { \
  604. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>23; \
  605. _ezchip_macro_read_value_ &= 0x1;\
  606. } while(_ezchip_macro_read_value_!=0x1); \
  607. }
  608. #define _READ_RESET_STATUS_rstgen_rstn_gc300_ahb_(_ezchip_macro_read_value_) { \
  609. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 24; \
  610. _ezchip_macro_read_value_ &= 0x1;\
  611. }
  612. #define _ASSERT_RESET_rstgen_rstn_gc300_ahb_ { \
  613. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  614. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  615. _ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
  616. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  617. do { \
  618. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>24; \
  619. _ezchip_macro_read_value_ &= 0x1;\
  620. } while(_ezchip_macro_read_value_!=0x0); \
  621. }
  622. #define _CLEAR_RESET_rstgen_rstn_gc300_ahb_ { \
  623. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  624. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  625. _ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
  626. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  627. do { \
  628. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>24; \
  629. _ezchip_macro_read_value_ &= 0x1;\
  630. } while(_ezchip_macro_read_value_!=0x1); \
  631. }
  632. #define _READ_RESET_STATUS_rstgen_rstn_venc_axi_(_ezchip_macro_read_value_) { \
  633. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 25; \
  634. _ezchip_macro_read_value_ &= 0x1;\
  635. }
  636. #define _ASSERT_RESET_rstgen_rstn_venc_axi_ { \
  637. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  638. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  639. _ezchip_macro_read_value_ |= (0x1&0x1)<<25; \
  640. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  641. do { \
  642. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>25; \
  643. _ezchip_macro_read_value_ &= 0x1;\
  644. } while(_ezchip_macro_read_value_!=0x0); \
  645. }
  646. #define _CLEAR_RESET_rstgen_rstn_venc_axi_ { \
  647. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  648. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  649. _ezchip_macro_read_value_ |= (0x0&0x1)<<25; \
  650. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  651. do { \
  652. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>25; \
  653. _ezchip_macro_read_value_ &= 0x1;\
  654. } while(_ezchip_macro_read_value_!=0x1); \
  655. }
  656. #define _READ_RESET_STATUS_rstgen_rstn_vencbrg_main_(_ezchip_macro_read_value_) { \
  657. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 26; \
  658. _ezchip_macro_read_value_ &= 0x1;\
  659. }
  660. #define _ASSERT_RESET_rstgen_rstn_vencbrg_main_ { \
  661. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  662. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  663. _ezchip_macro_read_value_ |= (0x1&0x1)<<26; \
  664. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  665. do { \
  666. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>26; \
  667. _ezchip_macro_read_value_ &= 0x1;\
  668. } while(_ezchip_macro_read_value_!=0x0); \
  669. }
  670. #define _CLEAR_RESET_rstgen_rstn_vencbrg_main_ { \
  671. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  672. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  673. _ezchip_macro_read_value_ |= (0x0&0x1)<<26; \
  674. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  675. do { \
  676. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>26; \
  677. _ezchip_macro_read_value_ &= 0x1;\
  678. } while(_ezchip_macro_read_value_!=0x1); \
  679. }
  680. #define _READ_RESET_STATUS_rstgen_rstn_venc_bclk_(_ezchip_macro_read_value_) { \
  681. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 27; \
  682. _ezchip_macro_read_value_ &= 0x1;\
  683. }
  684. #define _ASSERT_RESET_rstgen_rstn_venc_bclk_ { \
  685. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  686. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  687. _ezchip_macro_read_value_ |= (0x1&0x1)<<27; \
  688. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  689. do { \
  690. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>27; \
  691. _ezchip_macro_read_value_ &= 0x1;\
  692. } while(_ezchip_macro_read_value_!=0x0); \
  693. }
  694. #define _CLEAR_RESET_rstgen_rstn_venc_bclk_ { \
  695. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  696. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  697. _ezchip_macro_read_value_ |= (0x0&0x1)<<27; \
  698. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  699. do { \
  700. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>27; \
  701. _ezchip_macro_read_value_ &= 0x1;\
  702. } while(_ezchip_macro_read_value_!=0x1); \
  703. }
  704. #define _READ_RESET_STATUS_rstgen_rstn_venc_cclk_(_ezchip_macro_read_value_) { \
  705. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 28; \
  706. _ezchip_macro_read_value_ &= 0x1;\
  707. }
  708. #define _ASSERT_RESET_rstgen_rstn_venc_cclk_ { \
  709. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  710. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  711. _ezchip_macro_read_value_ |= (0x1&0x1)<<28; \
  712. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  713. do { \
  714. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>28; \
  715. _ezchip_macro_read_value_ &= 0x1;\
  716. } while(_ezchip_macro_read_value_!=0x0); \
  717. }
  718. #define _CLEAR_RESET_rstgen_rstn_venc_cclk_ { \
  719. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  720. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  721. _ezchip_macro_read_value_ |= (0x0&0x1)<<28; \
  722. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  723. do { \
  724. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>28; \
  725. _ezchip_macro_read_value_ &= 0x1;\
  726. } while(_ezchip_macro_read_value_!=0x1); \
  727. }
  728. #define _READ_RESET_STATUS_rstgen_rstn_venc_apb_(_ezchip_macro_read_value_) { \
  729. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 29; \
  730. _ezchip_macro_read_value_ &= 0x1;\
  731. }
  732. #define _ASSERT_RESET_rstgen_rstn_venc_apb_ { \
  733. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  734. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  735. _ezchip_macro_read_value_ |= (0x1&0x1)<<29; \
  736. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  737. do { \
  738. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>29; \
  739. _ezchip_macro_read_value_ &= 0x1;\
  740. } while(_ezchip_macro_read_value_!=0x0); \
  741. }
  742. #define _CLEAR_RESET_rstgen_rstn_venc_apb_ { \
  743. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  744. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  745. _ezchip_macro_read_value_ |= (0x0&0x1)<<29; \
  746. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  747. do { \
  748. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>29; \
  749. _ezchip_macro_read_value_ &= 0x1;\
  750. } while(_ezchip_macro_read_value_!=0x1); \
  751. }
  752. #define _READ_RESET_STATUS_rstgen_rstn_ddrphy_apb_(_ezchip_macro_read_value_) { \
  753. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 30; \
  754. _ezchip_macro_read_value_ &= 0x1;\
  755. }
  756. #define _ASSERT_RESET_rstgen_rstn_ddrphy_apb_ { \
  757. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  758. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  759. _ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
  760. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  761. do { \
  762. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>30; \
  763. _ezchip_macro_read_value_ &= 0x1;\
  764. } while(_ezchip_macro_read_value_!=0x0); \
  765. }
  766. #define _CLEAR_RESET_rstgen_rstn_ddrphy_apb_ { \
  767. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  768. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  769. _ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
  770. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  771. do { \
  772. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>30; \
  773. _ezchip_macro_read_value_ &= 0x1;\
  774. } while(_ezchip_macro_read_value_!=0x1); \
  775. }
  776. #define _READ_RESET_STATUS_rstgen_rstn_noc_rob_(_ezchip_macro_read_value_) { \
  777. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 31; \
  778. _ezchip_macro_read_value_ &= 0x1;\
  779. }
  780. #define _ASSERT_RESET_rstgen_rstn_noc_rob_ { \
  781. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  782. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  783. _ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
  784. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  785. do { \
  786. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>31; \
  787. _ezchip_macro_read_value_ &= 0x1;\
  788. } while(_ezchip_macro_read_value_!=0x0); \
  789. }
  790. #define _CLEAR_RESET_rstgen_rstn_noc_rob_ { \
  791. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
  792. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  793. _ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
  794. MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
  795. do { \
  796. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>31; \
  797. _ezchip_macro_read_value_ &= 0x1;\
  798. } while(_ezchip_macro_read_value_!=0x1); \
  799. }
  800. #define _READ_RESET_STATUS_rstgen_rstn_noc_cog_(_ezchip_macro_read_value_) { \
  801. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR); \
  802. _ezchip_macro_read_value_ &= 0x1;\
  803. }
  804. #define _ASSERT_RESET_rstgen_rstn_noc_cog_ { \
  805. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  806. _ezchip_macro_read_value_ &= ~(0x1); \
  807. _ezchip_macro_read_value_ |= (0x1&0x1); \
  808. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  809. do { \
  810. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR); \
  811. _ezchip_macro_read_value_ &= 0x1;\
  812. } while(_ezchip_macro_read_value_!=0x0); \
  813. }
  814. #define _CLEAR_RESET_rstgen_rstn_noc_cog_ { \
  815. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  816. _ezchip_macro_read_value_ &= ~(0x1); \
  817. _ezchip_macro_read_value_ |= (0x0&0x1); \
  818. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  819. do { \
  820. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR); \
  821. _ezchip_macro_read_value_ &= 0x1;\
  822. } while(_ezchip_macro_read_value_!=0x1); \
  823. }
  824. #define _READ_RESET_STATUS_rstgen_rstn_hifi4_axi_(_ezchip_macro_read_value_) { \
  825. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 1; \
  826. _ezchip_macro_read_value_ &= 0x1;\
  827. }
  828. #define _ASSERT_RESET_rstgen_rstn_hifi4_axi_ { \
  829. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  830. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  831. _ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
  832. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  833. do { \
  834. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>1; \
  835. _ezchip_macro_read_value_ &= 0x1;\
  836. } while(_ezchip_macro_read_value_!=0x0); \
  837. }
  838. #define _CLEAR_RESET_rstgen_rstn_hifi4_axi_ { \
  839. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  840. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  841. _ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
  842. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  843. do { \
  844. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>1; \
  845. _ezchip_macro_read_value_ &= 0x1;\
  846. } while(_ezchip_macro_read_value_!=0x1); \
  847. }
  848. #define _READ_RESET_STATUS_rstgen_rstn_hifi4noc_axi_(_ezchip_macro_read_value_) { \
  849. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 2; \
  850. _ezchip_macro_read_value_ &= 0x1;\
  851. }
  852. #define _ASSERT_RESET_rstgen_rstn_hifi4noc_axi_ { \
  853. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  854. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  855. _ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
  856. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  857. do { \
  858. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>2; \
  859. _ezchip_macro_read_value_ &= 0x1;\
  860. } while(_ezchip_macro_read_value_!=0x0); \
  861. }
  862. #define _CLEAR_RESET_rstgen_rstn_hifi4noc_axi_ { \
  863. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  864. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  865. _ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
  866. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  867. do { \
  868. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>2; \
  869. _ezchip_macro_read_value_ &= 0x1;\
  870. } while(_ezchip_macro_read_value_!=0x1); \
  871. }
  872. #define _READ_RESET_STATUS_rstgen_rst_hifi4_DReset_(_ezchip_macro_read_value_) { \
  873. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 3; \
  874. _ezchip_macro_read_value_ &= 0x1;\
  875. }
  876. #define _ASSERT_RESET_rstgen_rst_hifi4_DReset_ { \
  877. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  878. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  879. _ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
  880. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  881. do { \
  882. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>3; \
  883. _ezchip_macro_read_value_ &= 0x1;\
  884. } while(_ezchip_macro_read_value_!=0x1); \
  885. }
  886. #define _CLEAR_RESET_rstgen_rst_hifi4_DReset_ { \
  887. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  888. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  889. _ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
  890. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  891. do { \
  892. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>3; \
  893. _ezchip_macro_read_value_ &= 0x1;\
  894. } while(_ezchip_macro_read_value_!=0x0); \
  895. }
  896. #define _READ_RESET_STATUS_rstgen_rst_hifi4_Breset_(_ezchip_macro_read_value_) { \
  897. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 4; \
  898. _ezchip_macro_read_value_ &= 0x1;\
  899. }
  900. #define _ASSERT_RESET_rstgen_rst_hifi4_Breset_ { \
  901. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  902. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  903. _ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
  904. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  905. do { \
  906. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>4; \
  907. _ezchip_macro_read_value_ &= 0x1;\
  908. } while(_ezchip_macro_read_value_!=0x1); \
  909. }
  910. #define _CLEAR_RESET_rstgen_rst_hifi4_Breset_ { \
  911. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  912. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  913. _ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
  914. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  915. do { \
  916. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>4; \
  917. _ezchip_macro_read_value_ &= 0x1;\
  918. } while(_ezchip_macro_read_value_!=0x0); \
  919. }
  920. #define _READ_RESET_STATUS_rstgen_rstn_usb_axi_(_ezchip_macro_read_value_) { \
  921. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 5; \
  922. _ezchip_macro_read_value_ &= 0x1;\
  923. }
  924. #define _ASSERT_RESET_rstgen_rstn_usb_axi_ { \
  925. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  926. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  927. _ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
  928. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  929. do { \
  930. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>5; \
  931. _ezchip_macro_read_value_ &= 0x1;\
  932. } while(_ezchip_macro_read_value_!=0x0); \
  933. }
  934. #define _CLEAR_RESET_rstgen_rstn_usb_axi_ { \
  935. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  936. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  937. _ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
  938. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  939. do { \
  940. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>5; \
  941. _ezchip_macro_read_value_ &= 0x1;\
  942. } while(_ezchip_macro_read_value_!=0x1); \
  943. }
  944. #define _READ_RESET_STATUS_rstgen_rstn_usbnoc_axi_(_ezchip_macro_read_value_) { \
  945. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 6; \
  946. _ezchip_macro_read_value_ &= 0x1;\
  947. }
  948. #define _ASSERT_RESET_rstgen_rstn_usbnoc_axi_ { \
  949. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  950. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  951. _ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
  952. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  953. do { \
  954. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>6; \
  955. _ezchip_macro_read_value_ &= 0x1;\
  956. } while(_ezchip_macro_read_value_!=0x0); \
  957. }
  958. #define _CLEAR_RESET_rstgen_rstn_usbnoc_axi_ { \
  959. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  960. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  961. _ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
  962. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  963. do { \
  964. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>6; \
  965. _ezchip_macro_read_value_ &= 0x1;\
  966. } while(_ezchip_macro_read_value_!=0x1); \
  967. }
  968. #define _READ_RESET_STATUS_rstgen_rstn_sgdma1p_axi_(_ezchip_macro_read_value_) { \
  969. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 7; \
  970. _ezchip_macro_read_value_ &= 0x1;\
  971. }
  972. #define _ASSERT_RESET_rstgen_rstn_sgdma1p_axi_ { \
  973. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  974. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  975. _ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
  976. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  977. do { \
  978. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>7; \
  979. _ezchip_macro_read_value_ &= 0x1;\
  980. } while(_ezchip_macro_read_value_!=0x0); \
  981. }
  982. #define _CLEAR_RESET_rstgen_rstn_sgdma1p_axi_ { \
  983. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  984. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  985. _ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
  986. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  987. do { \
  988. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>7; \
  989. _ezchip_macro_read_value_ &= 0x1;\
  990. } while(_ezchip_macro_read_value_!=0x1); \
  991. }
  992. #define _READ_RESET_STATUS_rstgen_rstn_dma1p_axi_(_ezchip_macro_read_value_) { \
  993. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 8; \
  994. _ezchip_macro_read_value_ &= 0x1;\
  995. }
  996. #define _ASSERT_RESET_rstgen_rstn_dma1p_axi_ { \
  997. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  998. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  999. _ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
  1000. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1001. do { \
  1002. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>8; \
  1003. _ezchip_macro_read_value_ &= 0x1;\
  1004. } while(_ezchip_macro_read_value_!=0x0); \
  1005. }
  1006. #define _CLEAR_RESET_rstgen_rstn_dma1p_axi_ { \
  1007. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1008. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  1009. _ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
  1010. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1011. do { \
  1012. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>8; \
  1013. _ezchip_macro_read_value_ &= 0x1;\
  1014. } while(_ezchip_macro_read_value_!=0x1); \
  1015. }
  1016. #define _READ_RESET_STATUS_rstgen_rstn_x2c_axi_(_ezchip_macro_read_value_) { \
  1017. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 9; \
  1018. _ezchip_macro_read_value_ &= 0x1;\
  1019. }
  1020. #define _ASSERT_RESET_rstgen_rstn_x2c_axi_ { \
  1021. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1022. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  1023. _ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
  1024. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1025. do { \
  1026. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>9; \
  1027. _ezchip_macro_read_value_ &= 0x1;\
  1028. } while(_ezchip_macro_read_value_!=0x0); \
  1029. }
  1030. #define _CLEAR_RESET_rstgen_rstn_x2c_axi_ { \
  1031. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1032. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  1033. _ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
  1034. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1035. do { \
  1036. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>9; \
  1037. _ezchip_macro_read_value_ &= 0x1;\
  1038. } while(_ezchip_macro_read_value_!=0x1); \
  1039. }
  1040. #define _READ_RESET_STATUS_rstgen_rstn_nne_ahb_(_ezchip_macro_read_value_) { \
  1041. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 10; \
  1042. _ezchip_macro_read_value_ &= 0x1;\
  1043. }
  1044. #define _ASSERT_RESET_rstgen_rstn_nne_ahb_ { \
  1045. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1046. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  1047. _ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
  1048. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1049. do { \
  1050. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>10; \
  1051. _ezchip_macro_read_value_ &= 0x1;\
  1052. } while(_ezchip_macro_read_value_!=0x0); \
  1053. }
  1054. #define _CLEAR_RESET_rstgen_rstn_nne_ahb_ { \
  1055. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1056. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  1057. _ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
  1058. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1059. do { \
  1060. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>10; \
  1061. _ezchip_macro_read_value_ &= 0x1;\
  1062. } while(_ezchip_macro_read_value_!=0x1); \
  1063. }
  1064. #define _READ_RESET_STATUS_rstgen_rstn_nne_axi_(_ezchip_macro_read_value_) { \
  1065. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 11; \
  1066. _ezchip_macro_read_value_ &= 0x1;\
  1067. }
  1068. #define _ASSERT_RESET_rstgen_rstn_nne_axi_ { \
  1069. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1070. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  1071. _ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
  1072. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1073. do { \
  1074. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>11; \
  1075. _ezchip_macro_read_value_ &= 0x1;\
  1076. } while(_ezchip_macro_read_value_!=0x0); \
  1077. }
  1078. #define _CLEAR_RESET_rstgen_rstn_nne_axi_ { \
  1079. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1080. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  1081. _ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
  1082. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1083. do { \
  1084. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>11; \
  1085. _ezchip_macro_read_value_ &= 0x1;\
  1086. } while(_ezchip_macro_read_value_!=0x1); \
  1087. }
  1088. #define _READ_RESET_STATUS_rstgen_rstn_nnenoc_axi_(_ezchip_macro_read_value_) { \
  1089. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 12; \
  1090. _ezchip_macro_read_value_ &= 0x1;\
  1091. }
  1092. #define _ASSERT_RESET_rstgen_rstn_nnenoc_axi_ { \
  1093. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1094. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  1095. _ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
  1096. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1097. do { \
  1098. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>12; \
  1099. _ezchip_macro_read_value_ &= 0x1;\
  1100. } while(_ezchip_macro_read_value_!=0x0); \
  1101. }
  1102. #define _CLEAR_RESET_rstgen_rstn_nnenoc_axi_ { \
  1103. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1104. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  1105. _ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
  1106. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1107. do { \
  1108. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>12; \
  1109. _ezchip_macro_read_value_ &= 0x1;\
  1110. } while(_ezchip_macro_read_value_!=0x1); \
  1111. }
  1112. #define _READ_RESET_STATUS_rstgen_rstn_dlaslv_axi_(_ezchip_macro_read_value_) { \
  1113. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 13; \
  1114. _ezchip_macro_read_value_ &= 0x1;\
  1115. }
  1116. #define _ASSERT_RESET_rstgen_rstn_dlaslv_axi_ { \
  1117. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1118. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  1119. _ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
  1120. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1121. do { \
  1122. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>13; \
  1123. _ezchip_macro_read_value_ &= 0x1;\
  1124. } while(_ezchip_macro_read_value_!=0x0); \
  1125. }
  1126. #define _CLEAR_RESET_rstgen_rstn_dlaslv_axi_ { \
  1127. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1128. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  1129. _ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
  1130. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1131. do { \
  1132. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>13; \
  1133. _ezchip_macro_read_value_ &= 0x1;\
  1134. } while(_ezchip_macro_read_value_!=0x1); \
  1135. }
  1136. #define _READ_RESET_STATUS_rstgen_rstn_dspx2c_axi_(_ezchip_macro_read_value_) { \
  1137. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 14; \
  1138. _ezchip_macro_read_value_ &= 0x1;\
  1139. }
  1140. #define _ASSERT_RESET_rstgen_rstn_dspx2c_axi_ { \
  1141. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1142. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  1143. _ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
  1144. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1145. do { \
  1146. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>14; \
  1147. _ezchip_macro_read_value_ &= 0x1;\
  1148. } while(_ezchip_macro_read_value_!=0x0); \
  1149. }
  1150. #define _CLEAR_RESET_rstgen_rstn_dspx2c_axi_ { \
  1151. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1152. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  1153. _ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
  1154. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1155. do { \
  1156. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>14; \
  1157. _ezchip_macro_read_value_ &= 0x1;\
  1158. } while(_ezchip_macro_read_value_!=0x1); \
  1159. }
  1160. #define _READ_RESET_STATUS_rstgen_rstn_vin_src_(_ezchip_macro_read_value_) { \
  1161. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 15; \
  1162. _ezchip_macro_read_value_ &= 0x1;\
  1163. }
  1164. #define _ASSERT_RESET_rstgen_rstn_vin_src_ { \
  1165. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1166. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  1167. _ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
  1168. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1169. do { \
  1170. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>15; \
  1171. _ezchip_macro_read_value_ &= 0x1;\
  1172. } while(_ezchip_macro_read_value_!=0x0); \
  1173. }
  1174. #define _CLEAR_RESET_rstgen_rstn_vin_src_ { \
  1175. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1176. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  1177. _ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
  1178. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1179. do { \
  1180. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>15; \
  1181. _ezchip_macro_read_value_ &= 0x1;\
  1182. } while(_ezchip_macro_read_value_!=0x1); \
  1183. }
  1184. #define _READ_RESET_STATUS_rstgen_rstn_ispslv_axi_(_ezchip_macro_read_value_) { \
  1185. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 16; \
  1186. _ezchip_macro_read_value_ &= 0x1;\
  1187. }
  1188. #define _ASSERT_RESET_rstgen_rstn_ispslv_axi_ { \
  1189. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1190. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  1191. _ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
  1192. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1193. do { \
  1194. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>16; \
  1195. _ezchip_macro_read_value_ &= 0x1;\
  1196. } while(_ezchip_macro_read_value_!=0x0); \
  1197. }
  1198. #define _CLEAR_RESET_rstgen_rstn_ispslv_axi_ { \
  1199. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1200. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  1201. _ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
  1202. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1203. do { \
  1204. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>16; \
  1205. _ezchip_macro_read_value_ &= 0x1;\
  1206. } while(_ezchip_macro_read_value_!=0x1); \
  1207. }
  1208. #define _READ_RESET_STATUS_rstgen_rstn_vin_axi_(_ezchip_macro_read_value_) { \
  1209. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 17; \
  1210. _ezchip_macro_read_value_ &= 0x1;\
  1211. }
  1212. #define _ASSERT_RESET_rstgen_rstn_vin_axi_ { \
  1213. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1214. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  1215. _ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
  1216. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1217. do { \
  1218. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>17; \
  1219. _ezchip_macro_read_value_ &= 0x1;\
  1220. } while(_ezchip_macro_read_value_!=0x0); \
  1221. }
  1222. #define _CLEAR_RESET_rstgen_rstn_vin_axi_ { \
  1223. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1224. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  1225. _ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
  1226. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1227. do { \
  1228. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>17; \
  1229. _ezchip_macro_read_value_ &= 0x1;\
  1230. } while(_ezchip_macro_read_value_!=0x1); \
  1231. }
  1232. #define _READ_RESET_STATUS_rstgen_rstn_vinnoc_axi_(_ezchip_macro_read_value_) { \
  1233. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 18; \
  1234. _ezchip_macro_read_value_ &= 0x1;\
  1235. }
  1236. #define _ASSERT_RESET_rstgen_rstn_vinnoc_axi_ { \
  1237. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1238. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  1239. _ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
  1240. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1241. do { \
  1242. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>18; \
  1243. _ezchip_macro_read_value_ &= 0x1;\
  1244. } while(_ezchip_macro_read_value_!=0x0); \
  1245. }
  1246. #define _CLEAR_RESET_rstgen_rstn_vinnoc_axi_ { \
  1247. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1248. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  1249. _ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
  1250. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1251. do { \
  1252. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>18; \
  1253. _ezchip_macro_read_value_ &= 0x1;\
  1254. } while(_ezchip_macro_read_value_!=0x1); \
  1255. }
  1256. #define _READ_RESET_STATUS_rstgen_rstn_isp0_axi_(_ezchip_macro_read_value_) { \
  1257. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 19; \
  1258. _ezchip_macro_read_value_ &= 0x1;\
  1259. }
  1260. #define _ASSERT_RESET_rstgen_rstn_isp0_axi_ { \
  1261. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1262. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  1263. _ezchip_macro_read_value_ |= (0x1&0x1)<<19; \
  1264. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1265. do { \
  1266. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>19; \
  1267. _ezchip_macro_read_value_ &= 0x1;\
  1268. } while(_ezchip_macro_read_value_!=0x0); \
  1269. }
  1270. #define _CLEAR_RESET_rstgen_rstn_isp0_axi_ { \
  1271. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1272. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  1273. _ezchip_macro_read_value_ |= (0x0&0x1)<<19; \
  1274. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1275. do { \
  1276. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>19; \
  1277. _ezchip_macro_read_value_ &= 0x1;\
  1278. } while(_ezchip_macro_read_value_!=0x1); \
  1279. }
  1280. #define _READ_RESET_STATUS_rstgen_rstn_isp0noc_axi_(_ezchip_macro_read_value_) { \
  1281. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 20; \
  1282. _ezchip_macro_read_value_ &= 0x1;\
  1283. }
  1284. #define _ASSERT_RESET_rstgen_rstn_isp0noc_axi_ { \
  1285. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1286. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  1287. _ezchip_macro_read_value_ |= (0x1&0x1)<<20; \
  1288. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1289. do { \
  1290. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>20; \
  1291. _ezchip_macro_read_value_ &= 0x1;\
  1292. } while(_ezchip_macro_read_value_!=0x0); \
  1293. }
  1294. #define _CLEAR_RESET_rstgen_rstn_isp0noc_axi_ { \
  1295. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1296. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  1297. _ezchip_macro_read_value_ |= (0x0&0x1)<<20; \
  1298. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1299. do { \
  1300. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>20; \
  1301. _ezchip_macro_read_value_ &= 0x1;\
  1302. } while(_ezchip_macro_read_value_!=0x1); \
  1303. }
  1304. #define _READ_RESET_STATUS_rstgen_rstn_isp1_axi_(_ezchip_macro_read_value_) { \
  1305. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 21; \
  1306. _ezchip_macro_read_value_ &= 0x1;\
  1307. }
  1308. #define _ASSERT_RESET_rstgen_rstn_isp1_axi_ { \
  1309. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1310. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  1311. _ezchip_macro_read_value_ |= (0x1&0x1)<<21; \
  1312. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1313. do { \
  1314. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>21; \
  1315. _ezchip_macro_read_value_ &= 0x1;\
  1316. } while(_ezchip_macro_read_value_!=0x0); \
  1317. }
  1318. #define _CLEAR_RESET_rstgen_rstn_isp1_axi_ { \
  1319. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1320. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  1321. _ezchip_macro_read_value_ |= (0x0&0x1)<<21; \
  1322. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1323. do { \
  1324. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>21; \
  1325. _ezchip_macro_read_value_ &= 0x1;\
  1326. } while(_ezchip_macro_read_value_!=0x1); \
  1327. }
  1328. #define _READ_RESET_STATUS_rstgen_rstn_isp1noc_axi_(_ezchip_macro_read_value_) { \
  1329. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 22; \
  1330. _ezchip_macro_read_value_ &= 0x1;\
  1331. }
  1332. #define _ASSERT_RESET_rstgen_rstn_isp1noc_axi_ { \
  1333. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1334. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  1335. _ezchip_macro_read_value_ |= (0x1&0x1)<<22; \
  1336. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1337. do { \
  1338. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>22; \
  1339. _ezchip_macro_read_value_ &= 0x1;\
  1340. } while(_ezchip_macro_read_value_!=0x0); \
  1341. }
  1342. #define _CLEAR_RESET_rstgen_rstn_isp1noc_axi_ { \
  1343. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1344. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  1345. _ezchip_macro_read_value_ |= (0x0&0x1)<<22; \
  1346. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1347. do { \
  1348. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>22; \
  1349. _ezchip_macro_read_value_ &= 0x1;\
  1350. } while(_ezchip_macro_read_value_!=0x1); \
  1351. }
  1352. #define _READ_RESET_STATUS_rstgen_rstn_vout_src_(_ezchip_macro_read_value_) { \
  1353. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 23; \
  1354. _ezchip_macro_read_value_ &= 0x1;\
  1355. }
  1356. #define _ASSERT_RESET_rstgen_rstn_vout_src_ { \
  1357. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1358. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  1359. _ezchip_macro_read_value_ |= (0x1&0x1)<<23; \
  1360. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1361. do { \
  1362. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>23; \
  1363. _ezchip_macro_read_value_ &= 0x1;\
  1364. } while(_ezchip_macro_read_value_!=0x0); \
  1365. }
  1366. #define _CLEAR_RESET_rstgen_rstn_vout_src_ { \
  1367. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1368. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  1369. _ezchip_macro_read_value_ |= (0x0&0x1)<<23; \
  1370. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1371. do { \
  1372. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>23; \
  1373. _ezchip_macro_read_value_ &= 0x1;\
  1374. } while(_ezchip_macro_read_value_!=0x1); \
  1375. }
  1376. #define _READ_RESET_STATUS_rstgen_rstn_disp_axi_(_ezchip_macro_read_value_) { \
  1377. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 24; \
  1378. _ezchip_macro_read_value_ &= 0x1;\
  1379. }
  1380. #define _ASSERT_RESET_rstgen_rstn_disp_axi_ { \
  1381. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1382. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  1383. _ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
  1384. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1385. do { \
  1386. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>24; \
  1387. _ezchip_macro_read_value_ &= 0x1;\
  1388. } while(_ezchip_macro_read_value_!=0x0); \
  1389. }
  1390. #define _CLEAR_RESET_rstgen_rstn_disp_axi_ { \
  1391. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1392. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  1393. _ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
  1394. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1395. do { \
  1396. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>24; \
  1397. _ezchip_macro_read_value_ &= 0x1;\
  1398. } while(_ezchip_macro_read_value_!=0x1); \
  1399. }
  1400. #define _READ_RESET_STATUS_rstgen_rstn_dispnoc_axi_(_ezchip_macro_read_value_) { \
  1401. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 25; \
  1402. _ezchip_macro_read_value_ &= 0x1;\
  1403. }
  1404. #define _ASSERT_RESET_rstgen_rstn_dispnoc_axi_ { \
  1405. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1406. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  1407. _ezchip_macro_read_value_ |= (0x1&0x1)<<25; \
  1408. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1409. do { \
  1410. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>25; \
  1411. _ezchip_macro_read_value_ &= 0x1;\
  1412. } while(_ezchip_macro_read_value_!=0x0); \
  1413. }
  1414. #define _CLEAR_RESET_rstgen_rstn_dispnoc_axi_ { \
  1415. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1416. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  1417. _ezchip_macro_read_value_ |= (0x0&0x1)<<25; \
  1418. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1419. do { \
  1420. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>25; \
  1421. _ezchip_macro_read_value_ &= 0x1;\
  1422. } while(_ezchip_macro_read_value_!=0x1); \
  1423. }
  1424. #define _READ_RESET_STATUS_rstgen_rstn_sdio0_ahb_(_ezchip_macro_read_value_) { \
  1425. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 26; \
  1426. _ezchip_macro_read_value_ &= 0x1;\
  1427. }
  1428. #define _ASSERT_RESET_rstgen_rstn_sdio0_ahb_ { \
  1429. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1430. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  1431. _ezchip_macro_read_value_ |= (0x1&0x1)<<26; \
  1432. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1433. do { \
  1434. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>26; \
  1435. _ezchip_macro_read_value_ &= 0x1;\
  1436. } while(_ezchip_macro_read_value_!=0x0); \
  1437. }
  1438. #define _CLEAR_RESET_rstgen_rstn_sdio0_ahb_ { \
  1439. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1440. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  1441. _ezchip_macro_read_value_ |= (0x0&0x1)<<26; \
  1442. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1443. do { \
  1444. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>26; \
  1445. _ezchip_macro_read_value_ &= 0x1;\
  1446. } while(_ezchip_macro_read_value_!=0x1); \
  1447. }
  1448. #define _READ_RESET_STATUS_rstgen_rstn_sdio1_ahb_(_ezchip_macro_read_value_) { \
  1449. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 27; \
  1450. _ezchip_macro_read_value_ &= 0x1;\
  1451. }
  1452. #define _ASSERT_RESET_rstgen_rstn_sdio1_ahb_ { \
  1453. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1454. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  1455. _ezchip_macro_read_value_ |= (0x1&0x1)<<27; \
  1456. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1457. do { \
  1458. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>27; \
  1459. _ezchip_macro_read_value_ &= 0x1;\
  1460. } while(_ezchip_macro_read_value_!=0x0); \
  1461. }
  1462. #define _CLEAR_RESET_rstgen_rstn_sdio1_ahb_ { \
  1463. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1464. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  1465. _ezchip_macro_read_value_ |= (0x0&0x1)<<27; \
  1466. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1467. do { \
  1468. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>27; \
  1469. _ezchip_macro_read_value_ &= 0x1;\
  1470. } while(_ezchip_macro_read_value_!=0x1); \
  1471. }
  1472. #define _READ_RESET_STATUS_rstgen_rstn_gmac_ahb_(_ezchip_macro_read_value_) { \
  1473. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 28; \
  1474. _ezchip_macro_read_value_ &= 0x1;\
  1475. }
  1476. #define _ASSERT_RESET_rstgen_rstn_gmac_ahb_ { \
  1477. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1478. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  1479. _ezchip_macro_read_value_ |= (0x1&0x1)<<28; \
  1480. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1481. do { \
  1482. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>28; \
  1483. _ezchip_macro_read_value_ &= 0x1;\
  1484. } while(_ezchip_macro_read_value_!=0x0); \
  1485. }
  1486. #define _CLEAR_RESET_rstgen_rstn_gmac_ahb_ { \
  1487. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1488. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  1489. _ezchip_macro_read_value_ |= (0x0&0x1)<<28; \
  1490. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1491. do { \
  1492. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>28; \
  1493. _ezchip_macro_read_value_ &= 0x1;\
  1494. } while(_ezchip_macro_read_value_!=0x1); \
  1495. }
  1496. #define _READ_RESET_STATUS_rstgen_rstn_spi2ahb_ahb_(_ezchip_macro_read_value_) { \
  1497. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 29; \
  1498. _ezchip_macro_read_value_ &= 0x1;\
  1499. }
  1500. #define _ASSERT_RESET_rstgen_rstn_spi2ahb_ahb_ { \
  1501. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1502. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  1503. _ezchip_macro_read_value_ |= (0x1&0x1)<<29; \
  1504. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1505. do { \
  1506. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>29; \
  1507. _ezchip_macro_read_value_ &= 0x1;\
  1508. } while(_ezchip_macro_read_value_!=0x0); \
  1509. }
  1510. #define _CLEAR_RESET_rstgen_rstn_spi2ahb_ahb_ { \
  1511. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1512. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  1513. _ezchip_macro_read_value_ |= (0x0&0x1)<<29; \
  1514. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1515. do { \
  1516. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>29; \
  1517. _ezchip_macro_read_value_ &= 0x1;\
  1518. } while(_ezchip_macro_read_value_!=0x1); \
  1519. }
  1520. #define _READ_RESET_STATUS_rstgen_rstn_spi2ahb_core_(_ezchip_macro_read_value_) { \
  1521. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 30; \
  1522. _ezchip_macro_read_value_ &= 0x1;\
  1523. }
  1524. #define _ASSERT_RESET_rstgen_rstn_spi2ahb_core_ { \
  1525. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1526. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  1527. _ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
  1528. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1529. do { \
  1530. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>30; \
  1531. _ezchip_macro_read_value_ &= 0x1;\
  1532. } while(_ezchip_macro_read_value_!=0x0); \
  1533. }
  1534. #define _CLEAR_RESET_rstgen_rstn_spi2ahb_core_ { \
  1535. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1536. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  1537. _ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
  1538. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1539. do { \
  1540. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>30; \
  1541. _ezchip_macro_read_value_ &= 0x1;\
  1542. } while(_ezchip_macro_read_value_!=0x1); \
  1543. }
  1544. #define _READ_RESET_STATUS_rstgen_rstn_ezmaster_ahb_(_ezchip_macro_read_value_) { \
  1545. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 31; \
  1546. _ezchip_macro_read_value_ &= 0x1;\
  1547. }
  1548. #define _ASSERT_RESET_rstgen_rstn_ezmaster_ahb_ { \
  1549. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1550. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  1551. _ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
  1552. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1553. do { \
  1554. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>31; \
  1555. _ezchip_macro_read_value_ &= 0x1;\
  1556. } while(_ezchip_macro_read_value_!=0x0); \
  1557. }
  1558. #define _CLEAR_RESET_rstgen_rstn_ezmaster_ahb_ { \
  1559. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
  1560. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  1561. _ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
  1562. MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
  1563. do { \
  1564. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>31; \
  1565. _ezchip_macro_read_value_ &= 0x1;\
  1566. } while(_ezchip_macro_read_value_!=0x1); \
  1567. }
  1568. #define _READ_RESET_STATUS_rstgen_rst_e24_(_ezchip_macro_read_value_) { \
  1569. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR); \
  1570. _ezchip_macro_read_value_ &= 0x1;\
  1571. }
  1572. #define _ASSERT_RESET_rstgen_rst_e24_ { \
  1573. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1574. _ezchip_macro_read_value_ &= ~(0x1); \
  1575. _ezchip_macro_read_value_ |= (0x1&0x1); \
  1576. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1577. do { \
  1578. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR); \
  1579. _ezchip_macro_read_value_ &= 0x1;\
  1580. } while(_ezchip_macro_read_value_!=0x1); \
  1581. }
  1582. #define _CLEAR_RESET_rstgen_rst_e24_ { \
  1583. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1584. _ezchip_macro_read_value_ &= ~(0x1); \
  1585. _ezchip_macro_read_value_ |= (0x0&0x1); \
  1586. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1587. do { \
  1588. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR); \
  1589. _ezchip_macro_read_value_ &= 0x1;\
  1590. } while(_ezchip_macro_read_value_!=0x0); \
  1591. }
  1592. #define _READ_RESET_STATUS_rstgen_rstn_qspi_ahb_(_ezchip_macro_read_value_) { \
  1593. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 1; \
  1594. _ezchip_macro_read_value_ &= 0x1;\
  1595. }
  1596. #define _ASSERT_RESET_rstgen_rstn_qspi_ahb_ { \
  1597. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1598. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  1599. _ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
  1600. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1601. do { \
  1602. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>1; \
  1603. _ezchip_macro_read_value_ &= 0x1;\
  1604. } while(_ezchip_macro_read_value_!=0x0); \
  1605. }
  1606. #define _CLEAR_RESET_rstgen_rstn_qspi_ahb_ { \
  1607. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1608. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  1609. _ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
  1610. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1611. do { \
  1612. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>1; \
  1613. _ezchip_macro_read_value_ &= 0x1;\
  1614. } while(_ezchip_macro_read_value_!=0x1); \
  1615. }
  1616. #define _READ_RESET_STATUS_rstgen_rstn_qspi_core_(_ezchip_macro_read_value_) { \
  1617. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 2; \
  1618. _ezchip_macro_read_value_ &= 0x1;\
  1619. }
  1620. #define _ASSERT_RESET_rstgen_rstn_qspi_core_ { \
  1621. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1622. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  1623. _ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
  1624. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1625. do { \
  1626. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>2; \
  1627. _ezchip_macro_read_value_ &= 0x1;\
  1628. } while(_ezchip_macro_read_value_!=0x0); \
  1629. }
  1630. #define _CLEAR_RESET_rstgen_rstn_qspi_core_ { \
  1631. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1632. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  1633. _ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
  1634. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1635. do { \
  1636. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>2; \
  1637. _ezchip_macro_read_value_ &= 0x1;\
  1638. } while(_ezchip_macro_read_value_!=0x1); \
  1639. }
  1640. #define _READ_RESET_STATUS_rstgen_rstn_qspi_apb_(_ezchip_macro_read_value_) { \
  1641. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 3; \
  1642. _ezchip_macro_read_value_ &= 0x1;\
  1643. }
  1644. #define _ASSERT_RESET_rstgen_rstn_qspi_apb_ { \
  1645. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1646. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  1647. _ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
  1648. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1649. do { \
  1650. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>3; \
  1651. _ezchip_macro_read_value_ &= 0x1;\
  1652. } while(_ezchip_macro_read_value_!=0x0); \
  1653. }
  1654. #define _CLEAR_RESET_rstgen_rstn_qspi_apb_ { \
  1655. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1656. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  1657. _ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
  1658. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1659. do { \
  1660. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>3; \
  1661. _ezchip_macro_read_value_ &= 0x1;\
  1662. } while(_ezchip_macro_read_value_!=0x1); \
  1663. }
  1664. #define _READ_RESET_STATUS_rstgen_rstn_sec_ahb_(_ezchip_macro_read_value_) { \
  1665. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 4; \
  1666. _ezchip_macro_read_value_ &= 0x1;\
  1667. }
  1668. #define _ASSERT_RESET_rstgen_rstn_sec_ahb_ { \
  1669. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1670. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  1671. _ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
  1672. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1673. do { \
  1674. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>4; \
  1675. _ezchip_macro_read_value_ &= 0x1;\
  1676. } while(_ezchip_macro_read_value_!=0x0); \
  1677. }
  1678. #define _CLEAR_RESET_rstgen_rstn_sec_ahb_ { \
  1679. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1680. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  1681. _ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
  1682. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1683. do { \
  1684. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>4; \
  1685. _ezchip_macro_read_value_ &= 0x1;\
  1686. } while(_ezchip_macro_read_value_!=0x1); \
  1687. }
  1688. #define _READ_RESET_STATUS_rstgen_rstn_aes_(_ezchip_macro_read_value_) { \
  1689. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 5; \
  1690. _ezchip_macro_read_value_ &= 0x1;\
  1691. }
  1692. #define _ASSERT_RESET_rstgen_rstn_aes_ { \
  1693. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1694. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  1695. _ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
  1696. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1697. do { \
  1698. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>5; \
  1699. _ezchip_macro_read_value_ &= 0x1;\
  1700. } while(_ezchip_macro_read_value_!=0x0); \
  1701. }
  1702. #define _CLEAR_RESET_rstgen_rstn_aes_ { \
  1703. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1704. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  1705. _ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
  1706. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1707. do { \
  1708. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>5; \
  1709. _ezchip_macro_read_value_ &= 0x1;\
  1710. } while(_ezchip_macro_read_value_!=0x1); \
  1711. }
  1712. #define _READ_RESET_STATUS_rstgen_rstn_pka_(_ezchip_macro_read_value_) { \
  1713. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 6; \
  1714. _ezchip_macro_read_value_ &= 0x1;\
  1715. }
  1716. #define _ASSERT_RESET_rstgen_rstn_pka_ { \
  1717. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1718. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  1719. _ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
  1720. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1721. do { \
  1722. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>6; \
  1723. _ezchip_macro_read_value_ &= 0x1;\
  1724. } while(_ezchip_macro_read_value_!=0x0); \
  1725. }
  1726. #define _CLEAR_RESET_rstgen_rstn_pka_ { \
  1727. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1728. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  1729. _ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
  1730. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1731. do { \
  1732. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>6; \
  1733. _ezchip_macro_read_value_ &= 0x1;\
  1734. } while(_ezchip_macro_read_value_!=0x1); \
  1735. }
  1736. #define _READ_RESET_STATUS_rstgen_rstn_sha_(_ezchip_macro_read_value_) { \
  1737. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 7; \
  1738. _ezchip_macro_read_value_ &= 0x1;\
  1739. }
  1740. #define _ASSERT_RESET_rstgen_rstn_sha_ { \
  1741. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1742. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  1743. _ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
  1744. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1745. do { \
  1746. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>7; \
  1747. _ezchip_macro_read_value_ &= 0x1;\
  1748. } while(_ezchip_macro_read_value_!=0x0); \
  1749. }
  1750. #define _CLEAR_RESET_rstgen_rstn_sha_ { \
  1751. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1752. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  1753. _ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
  1754. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1755. do { \
  1756. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>7; \
  1757. _ezchip_macro_read_value_ &= 0x1;\
  1758. } while(_ezchip_macro_read_value_!=0x1); \
  1759. }
  1760. #define _READ_RESET_STATUS_rstgen_rstn_trng_apb_(_ezchip_macro_read_value_) { \
  1761. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 8; \
  1762. _ezchip_macro_read_value_ &= 0x1;\
  1763. }
  1764. #define _ASSERT_RESET_rstgen_rstn_trng_apb_ { \
  1765. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1766. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  1767. _ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
  1768. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1769. do { \
  1770. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>8; \
  1771. _ezchip_macro_read_value_ &= 0x1;\
  1772. } while(_ezchip_macro_read_value_!=0x0); \
  1773. }
  1774. #define _CLEAR_RESET_rstgen_rstn_trng_apb_ { \
  1775. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1776. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  1777. _ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
  1778. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1779. do { \
  1780. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>8; \
  1781. _ezchip_macro_read_value_ &= 0x1;\
  1782. } while(_ezchip_macro_read_value_!=0x1); \
  1783. }
  1784. #define _READ_RESET_STATUS_rstgen_rstn_otp_apb_(_ezchip_macro_read_value_) { \
  1785. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 9; \
  1786. _ezchip_macro_read_value_ &= 0x1;\
  1787. }
  1788. #define _ASSERT_RESET_rstgen_rstn_otp_apb_ { \
  1789. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1790. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  1791. _ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
  1792. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1793. do { \
  1794. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>9; \
  1795. _ezchip_macro_read_value_ &= 0x1;\
  1796. } while(_ezchip_macro_read_value_!=0x0); \
  1797. }
  1798. #define _CLEAR_RESET_rstgen_rstn_otp_apb_ { \
  1799. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1800. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  1801. _ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
  1802. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1803. do { \
  1804. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>9; \
  1805. _ezchip_macro_read_value_ &= 0x1;\
  1806. } while(_ezchip_macro_read_value_!=0x1); \
  1807. }
  1808. #define _READ_RESET_STATUS_rstgen_rstn_uart0_apb_(_ezchip_macro_read_value_) { \
  1809. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 10; \
  1810. _ezchip_macro_read_value_ &= 0x1;\
  1811. }
  1812. #define _ASSERT_RESET_rstgen_rstn_uart0_apb_ { \
  1813. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1814. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  1815. _ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
  1816. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1817. do { \
  1818. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>10; \
  1819. _ezchip_macro_read_value_ &= 0x1;\
  1820. } while(_ezchip_macro_read_value_!=0x0); \
  1821. }
  1822. #define _CLEAR_RESET_rstgen_rstn_uart0_apb_ { \
  1823. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1824. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  1825. _ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
  1826. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1827. do { \
  1828. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>10; \
  1829. _ezchip_macro_read_value_ &= 0x1;\
  1830. } while(_ezchip_macro_read_value_!=0x1); \
  1831. }
  1832. #define _READ_RESET_STATUS_rstgen_rstn_uart0_core_(_ezchip_macro_read_value_) { \
  1833. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 11; \
  1834. _ezchip_macro_read_value_ &= 0x1;\
  1835. }
  1836. #define _ASSERT_RESET_rstgen_rstn_uart0_core_ { \
  1837. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1838. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  1839. _ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
  1840. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1841. do { \
  1842. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>11; \
  1843. _ezchip_macro_read_value_ &= 0x1;\
  1844. } while(_ezchip_macro_read_value_!=0x0); \
  1845. }
  1846. #define _CLEAR_RESET_rstgen_rstn_uart0_core_ { \
  1847. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1848. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  1849. _ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
  1850. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1851. do { \
  1852. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>11; \
  1853. _ezchip_macro_read_value_ &= 0x1;\
  1854. } while(_ezchip_macro_read_value_!=0x1); \
  1855. }
  1856. #define _READ_RESET_STATUS_rstgen_rstn_uart1_apb_(_ezchip_macro_read_value_) { \
  1857. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 12; \
  1858. _ezchip_macro_read_value_ &= 0x1;\
  1859. }
  1860. #define _ASSERT_RESET_rstgen_rstn_uart1_apb_ { \
  1861. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1862. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  1863. _ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
  1864. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1865. do { \
  1866. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>12; \
  1867. _ezchip_macro_read_value_ &= 0x1;\
  1868. } while(_ezchip_macro_read_value_!=0x0); \
  1869. }
  1870. #define _CLEAR_RESET_rstgen_rstn_uart1_apb_ { \
  1871. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1872. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  1873. _ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
  1874. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1875. do { \
  1876. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>12; \
  1877. _ezchip_macro_read_value_ &= 0x1;\
  1878. } while(_ezchip_macro_read_value_!=0x1); \
  1879. }
  1880. #define _READ_RESET_STATUS_rstgen_rstn_uart1_core_(_ezchip_macro_read_value_) { \
  1881. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 13; \
  1882. _ezchip_macro_read_value_ &= 0x1;\
  1883. }
  1884. #define _ASSERT_RESET_rstgen_rstn_uart1_core_ { \
  1885. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1886. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  1887. _ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
  1888. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1889. do { \
  1890. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>13; \
  1891. _ezchip_macro_read_value_ &= 0x1;\
  1892. } while(_ezchip_macro_read_value_!=0x0); \
  1893. }
  1894. #define _CLEAR_RESET_rstgen_rstn_uart1_core_ { \
  1895. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1896. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  1897. _ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
  1898. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1899. do { \
  1900. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>13; \
  1901. _ezchip_macro_read_value_ &= 0x1;\
  1902. } while(_ezchip_macro_read_value_!=0x1); \
  1903. }
  1904. #define _READ_RESET_STATUS_rstgen_rstn_spi0_apb_(_ezchip_macro_read_value_) { \
  1905. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 14; \
  1906. _ezchip_macro_read_value_ &= 0x1;\
  1907. }
  1908. #define _ASSERT_RESET_rstgen_rstn_spi0_apb_ { \
  1909. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1910. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  1911. _ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
  1912. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1913. do { \
  1914. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>14; \
  1915. _ezchip_macro_read_value_ &= 0x1;\
  1916. } while(_ezchip_macro_read_value_!=0x0); \
  1917. }
  1918. #define _CLEAR_RESET_rstgen_rstn_spi0_apb_ { \
  1919. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1920. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  1921. _ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
  1922. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1923. do { \
  1924. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>14; \
  1925. _ezchip_macro_read_value_ &= 0x1;\
  1926. } while(_ezchip_macro_read_value_!=0x1); \
  1927. }
  1928. #define _READ_RESET_STATUS_rstgen_rstn_spi0_core_(_ezchip_macro_read_value_) { \
  1929. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 15; \
  1930. _ezchip_macro_read_value_ &= 0x1;\
  1931. }
  1932. #define _ASSERT_RESET_rstgen_rstn_spi0_core_ { \
  1933. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1934. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  1935. _ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
  1936. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1937. do { \
  1938. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>15; \
  1939. _ezchip_macro_read_value_ &= 0x1;\
  1940. } while(_ezchip_macro_read_value_!=0x0); \
  1941. }
  1942. #define _CLEAR_RESET_rstgen_rstn_spi0_core_ { \
  1943. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1944. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  1945. _ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
  1946. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1947. do { \
  1948. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>15; \
  1949. _ezchip_macro_read_value_ &= 0x1;\
  1950. } while(_ezchip_macro_read_value_!=0x1); \
  1951. }
  1952. #define _READ_RESET_STATUS_rstgen_rstn_spi1_apb_(_ezchip_macro_read_value_) { \
  1953. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 16; \
  1954. _ezchip_macro_read_value_ &= 0x1;\
  1955. }
  1956. #define _ASSERT_RESET_rstgen_rstn_spi1_apb_ { \
  1957. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1958. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  1959. _ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
  1960. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1961. do { \
  1962. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>16; \
  1963. _ezchip_macro_read_value_ &= 0x1;\
  1964. } while(_ezchip_macro_read_value_!=0x0); \
  1965. }
  1966. #define _CLEAR_RESET_rstgen_rstn_spi1_apb_ { \
  1967. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1968. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  1969. _ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
  1970. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1971. do { \
  1972. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>16; \
  1973. _ezchip_macro_read_value_ &= 0x1;\
  1974. } while(_ezchip_macro_read_value_!=0x1); \
  1975. }
  1976. #define _READ_RESET_STATUS_rstgen_rstn_spi1_core_(_ezchip_macro_read_value_) { \
  1977. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 17; \
  1978. _ezchip_macro_read_value_ &= 0x1;\
  1979. }
  1980. #define _ASSERT_RESET_rstgen_rstn_spi1_core_ { \
  1981. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1982. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  1983. _ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
  1984. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1985. do { \
  1986. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>17; \
  1987. _ezchip_macro_read_value_ &= 0x1;\
  1988. } while(_ezchip_macro_read_value_!=0x0); \
  1989. }
  1990. #define _CLEAR_RESET_rstgen_rstn_spi1_core_ { \
  1991. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  1992. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  1993. _ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
  1994. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  1995. do { \
  1996. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>17; \
  1997. _ezchip_macro_read_value_ &= 0x1;\
  1998. } while(_ezchip_macro_read_value_!=0x1); \
  1999. }
  2000. #define _READ_RESET_STATUS_rstgen_rstn_i2c0_apb_(_ezchip_macro_read_value_) { \
  2001. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 18; \
  2002. _ezchip_macro_read_value_ &= 0x1;\
  2003. }
  2004. #define _ASSERT_RESET_rstgen_rstn_i2c0_apb_ { \
  2005. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2006. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  2007. _ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
  2008. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2009. do { \
  2010. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>18; \
  2011. _ezchip_macro_read_value_ &= 0x1;\
  2012. } while(_ezchip_macro_read_value_!=0x0); \
  2013. }
  2014. #define _CLEAR_RESET_rstgen_rstn_i2c0_apb_ { \
  2015. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2016. _ezchip_macro_read_value_ &= ~(0x1<<18); \
  2017. _ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
  2018. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2019. do { \
  2020. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>18; \
  2021. _ezchip_macro_read_value_ &= 0x1;\
  2022. } while(_ezchip_macro_read_value_!=0x1); \
  2023. }
  2024. #define _READ_RESET_STATUS_rstgen_rstn_i2c0_core_(_ezchip_macro_read_value_) { \
  2025. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 19; \
  2026. _ezchip_macro_read_value_ &= 0x1;\
  2027. }
  2028. #define _ASSERT_RESET_rstgen_rstn_i2c0_core_ { \
  2029. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2030. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  2031. _ezchip_macro_read_value_ |= (0x1&0x1)<<19; \
  2032. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2033. do { \
  2034. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>19; \
  2035. _ezchip_macro_read_value_ &= 0x1;\
  2036. } while(_ezchip_macro_read_value_!=0x0); \
  2037. }
  2038. #define _CLEAR_RESET_rstgen_rstn_i2c0_core_ { \
  2039. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2040. _ezchip_macro_read_value_ &= ~(0x1<<19); \
  2041. _ezchip_macro_read_value_ |= (0x0&0x1)<<19; \
  2042. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2043. do { \
  2044. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>19; \
  2045. _ezchip_macro_read_value_ &= 0x1;\
  2046. } while(_ezchip_macro_read_value_!=0x1); \
  2047. }
  2048. #define _READ_RESET_STATUS_rstgen_rstn_i2c1_apb_(_ezchip_macro_read_value_) { \
  2049. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 20; \
  2050. _ezchip_macro_read_value_ &= 0x1;\
  2051. }
  2052. #define _ASSERT_RESET_rstgen_rstn_i2c1_apb_ { \
  2053. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2054. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  2055. _ezchip_macro_read_value_ |= (0x1&0x1)<<20; \
  2056. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2057. do { \
  2058. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>20; \
  2059. _ezchip_macro_read_value_ &= 0x1;\
  2060. } while(_ezchip_macro_read_value_!=0x0); \
  2061. }
  2062. #define _CLEAR_RESET_rstgen_rstn_i2c1_apb_ { \
  2063. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2064. _ezchip_macro_read_value_ &= ~(0x1<<20); \
  2065. _ezchip_macro_read_value_ |= (0x0&0x1)<<20; \
  2066. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2067. do { \
  2068. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>20; \
  2069. _ezchip_macro_read_value_ &= 0x1;\
  2070. } while(_ezchip_macro_read_value_!=0x1); \
  2071. }
  2072. #define _READ_RESET_STATUS_rstgen_rstn_i2c1_core_(_ezchip_macro_read_value_) { \
  2073. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 21; \
  2074. _ezchip_macro_read_value_ &= 0x1;\
  2075. }
  2076. #define _ASSERT_RESET_rstgen_rstn_i2c1_core_ { \
  2077. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2078. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  2079. _ezchip_macro_read_value_ |= (0x1&0x1)<<21; \
  2080. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2081. do { \
  2082. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>21; \
  2083. _ezchip_macro_read_value_ &= 0x1;\
  2084. } while(_ezchip_macro_read_value_!=0x0); \
  2085. }
  2086. #define _CLEAR_RESET_rstgen_rstn_i2c1_core_ { \
  2087. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2088. _ezchip_macro_read_value_ &= ~(0x1<<21); \
  2089. _ezchip_macro_read_value_ |= (0x0&0x1)<<21; \
  2090. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2091. do { \
  2092. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>21; \
  2093. _ezchip_macro_read_value_ &= 0x1;\
  2094. } while(_ezchip_macro_read_value_!=0x1); \
  2095. }
  2096. #define _READ_RESET_STATUS_rstgen_rstn_gpio_apb_(_ezchip_macro_read_value_) { \
  2097. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 22; \
  2098. _ezchip_macro_read_value_ &= 0x1;\
  2099. }
  2100. #define _ASSERT_RESET_rstgen_rstn_gpio_apb_ { \
  2101. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2102. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  2103. _ezchip_macro_read_value_ |= (0x1&0x1)<<22; \
  2104. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2105. do { \
  2106. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>22; \
  2107. _ezchip_macro_read_value_ &= 0x1;\
  2108. } while(_ezchip_macro_read_value_!=0x0); \
  2109. }
  2110. #define _CLEAR_RESET_rstgen_rstn_gpio_apb_ { \
  2111. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2112. _ezchip_macro_read_value_ &= ~(0x1<<22); \
  2113. _ezchip_macro_read_value_ |= (0x0&0x1)<<22; \
  2114. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2115. do { \
  2116. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>22; \
  2117. _ezchip_macro_read_value_ &= 0x1;\
  2118. } while(_ezchip_macro_read_value_!=0x1); \
  2119. }
  2120. #define _READ_RESET_STATUS_rstgen_rstn_uart2_apb_(_ezchip_macro_read_value_) { \
  2121. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 23; \
  2122. _ezchip_macro_read_value_ &= 0x1;\
  2123. }
  2124. #define _ASSERT_RESET_rstgen_rstn_uart2_apb_ { \
  2125. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2126. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  2127. _ezchip_macro_read_value_ |= (0x1&0x1)<<23; \
  2128. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2129. do { \
  2130. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>23; \
  2131. _ezchip_macro_read_value_ &= 0x1;\
  2132. } while(_ezchip_macro_read_value_!=0x0); \
  2133. }
  2134. #define _CLEAR_RESET_rstgen_rstn_uart2_apb_ { \
  2135. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2136. _ezchip_macro_read_value_ &= ~(0x1<<23); \
  2137. _ezchip_macro_read_value_ |= (0x0&0x1)<<23; \
  2138. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2139. do { \
  2140. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>23; \
  2141. _ezchip_macro_read_value_ &= 0x1;\
  2142. } while(_ezchip_macro_read_value_!=0x1); \
  2143. }
  2144. #define _READ_RESET_STATUS_rstgen_rstn_uart2_core_(_ezchip_macro_read_value_) { \
  2145. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 24; \
  2146. _ezchip_macro_read_value_ &= 0x1;\
  2147. }
  2148. #define _ASSERT_RESET_rstgen_rstn_uart2_core_ { \
  2149. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2150. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  2151. _ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
  2152. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2153. do { \
  2154. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>24; \
  2155. _ezchip_macro_read_value_ &= 0x1;\
  2156. } while(_ezchip_macro_read_value_!=0x0); \
  2157. }
  2158. #define _CLEAR_RESET_rstgen_rstn_uart2_core_ { \
  2159. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2160. _ezchip_macro_read_value_ &= ~(0x1<<24); \
  2161. _ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
  2162. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2163. do { \
  2164. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>24; \
  2165. _ezchip_macro_read_value_ &= 0x1;\
  2166. } while(_ezchip_macro_read_value_!=0x1); \
  2167. }
  2168. #define _READ_RESET_STATUS_rstgen_rstn_uart3_apb_(_ezchip_macro_read_value_) { \
  2169. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 25; \
  2170. _ezchip_macro_read_value_ &= 0x1;\
  2171. }
  2172. #define _ASSERT_RESET_rstgen_rstn_uart3_apb_ { \
  2173. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2174. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  2175. _ezchip_macro_read_value_ |= (0x1&0x1)<<25; \
  2176. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2177. do { \
  2178. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>25; \
  2179. _ezchip_macro_read_value_ &= 0x1;\
  2180. } while(_ezchip_macro_read_value_!=0x0); \
  2181. }
  2182. #define _CLEAR_RESET_rstgen_rstn_uart3_apb_ { \
  2183. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2184. _ezchip_macro_read_value_ &= ~(0x1<<25); \
  2185. _ezchip_macro_read_value_ |= (0x0&0x1)<<25; \
  2186. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2187. do { \
  2188. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>25; \
  2189. _ezchip_macro_read_value_ &= 0x1;\
  2190. } while(_ezchip_macro_read_value_!=0x1); \
  2191. }
  2192. #define _READ_RESET_STATUS_rstgen_rstn_uart3_core_(_ezchip_macro_read_value_) { \
  2193. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 26; \
  2194. _ezchip_macro_read_value_ &= 0x1;\
  2195. }
  2196. #define _ASSERT_RESET_rstgen_rstn_uart3_core_ { \
  2197. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2198. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  2199. _ezchip_macro_read_value_ |= (0x1&0x1)<<26; \
  2200. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2201. do { \
  2202. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>26; \
  2203. _ezchip_macro_read_value_ &= 0x1;\
  2204. } while(_ezchip_macro_read_value_!=0x0); \
  2205. }
  2206. #define _CLEAR_RESET_rstgen_rstn_uart3_core_ { \
  2207. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2208. _ezchip_macro_read_value_ &= ~(0x1<<26); \
  2209. _ezchip_macro_read_value_ |= (0x0&0x1)<<26; \
  2210. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2211. do { \
  2212. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>26; \
  2213. _ezchip_macro_read_value_ &= 0x1;\
  2214. } while(_ezchip_macro_read_value_!=0x1); \
  2215. }
  2216. #define _READ_RESET_STATUS_rstgen_rstn_spi2_apb_(_ezchip_macro_read_value_) { \
  2217. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 27; \
  2218. _ezchip_macro_read_value_ &= 0x1;\
  2219. }
  2220. #define _ASSERT_RESET_rstgen_rstn_spi2_apb_ { \
  2221. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2222. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  2223. _ezchip_macro_read_value_ |= (0x1&0x1)<<27; \
  2224. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2225. do { \
  2226. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>27; \
  2227. _ezchip_macro_read_value_ &= 0x1;\
  2228. } while(_ezchip_macro_read_value_!=0x0); \
  2229. }
  2230. #define _CLEAR_RESET_rstgen_rstn_spi2_apb_ { \
  2231. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2232. _ezchip_macro_read_value_ &= ~(0x1<<27); \
  2233. _ezchip_macro_read_value_ |= (0x0&0x1)<<27; \
  2234. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2235. do { \
  2236. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>27; \
  2237. _ezchip_macro_read_value_ &= 0x1;\
  2238. } while(_ezchip_macro_read_value_!=0x1); \
  2239. }
  2240. #define _READ_RESET_STATUS_rstgen_rstn_spi2_core_(_ezchip_macro_read_value_) { \
  2241. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 28; \
  2242. _ezchip_macro_read_value_ &= 0x1;\
  2243. }
  2244. #define _ASSERT_RESET_rstgen_rstn_spi2_core_ { \
  2245. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2246. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  2247. _ezchip_macro_read_value_ |= (0x1&0x1)<<28; \
  2248. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2249. do { \
  2250. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>28; \
  2251. _ezchip_macro_read_value_ &= 0x1;\
  2252. } while(_ezchip_macro_read_value_!=0x0); \
  2253. }
  2254. #define _CLEAR_RESET_rstgen_rstn_spi2_core_ { \
  2255. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2256. _ezchip_macro_read_value_ &= ~(0x1<<28); \
  2257. _ezchip_macro_read_value_ |= (0x0&0x1)<<28; \
  2258. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2259. do { \
  2260. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>28; \
  2261. _ezchip_macro_read_value_ &= 0x1;\
  2262. } while(_ezchip_macro_read_value_!=0x1); \
  2263. }
  2264. #define _READ_RESET_STATUS_rstgen_rstn_spi3_apb_(_ezchip_macro_read_value_) { \
  2265. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 29; \
  2266. _ezchip_macro_read_value_ &= 0x1;\
  2267. }
  2268. #define _ASSERT_RESET_rstgen_rstn_spi3_apb_ { \
  2269. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2270. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  2271. _ezchip_macro_read_value_ |= (0x1&0x1)<<29; \
  2272. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2273. do { \
  2274. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>29; \
  2275. _ezchip_macro_read_value_ &= 0x1;\
  2276. } while(_ezchip_macro_read_value_!=0x0); \
  2277. }
  2278. #define _CLEAR_RESET_rstgen_rstn_spi3_apb_ { \
  2279. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2280. _ezchip_macro_read_value_ &= ~(0x1<<29); \
  2281. _ezchip_macro_read_value_ |= (0x0&0x1)<<29; \
  2282. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2283. do { \
  2284. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>29; \
  2285. _ezchip_macro_read_value_ &= 0x1;\
  2286. } while(_ezchip_macro_read_value_!=0x1); \
  2287. }
  2288. #define _READ_RESET_STATUS_rstgen_rstn_spi3_core_(_ezchip_macro_read_value_) { \
  2289. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 30; \
  2290. _ezchip_macro_read_value_ &= 0x1;\
  2291. }
  2292. #define _ASSERT_RESET_rstgen_rstn_spi3_core_ { \
  2293. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2294. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  2295. _ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
  2296. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2297. do { \
  2298. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>30; \
  2299. _ezchip_macro_read_value_ &= 0x1;\
  2300. } while(_ezchip_macro_read_value_!=0x0); \
  2301. }
  2302. #define _CLEAR_RESET_rstgen_rstn_spi3_core_ { \
  2303. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2304. _ezchip_macro_read_value_ &= ~(0x1<<30); \
  2305. _ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
  2306. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2307. do { \
  2308. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>30; \
  2309. _ezchip_macro_read_value_ &= 0x1;\
  2310. } while(_ezchip_macro_read_value_!=0x1); \
  2311. }
  2312. #define _READ_RESET_STATUS_rstgen_rstn_i2c2_apb_(_ezchip_macro_read_value_) { \
  2313. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 31; \
  2314. _ezchip_macro_read_value_ &= 0x1;\
  2315. }
  2316. #define _ASSERT_RESET_rstgen_rstn_i2c2_apb_ { \
  2317. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2318. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  2319. _ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
  2320. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2321. do { \
  2322. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>31; \
  2323. _ezchip_macro_read_value_ &= 0x1;\
  2324. } while(_ezchip_macro_read_value_!=0x0); \
  2325. }
  2326. #define _CLEAR_RESET_rstgen_rstn_i2c2_apb_ { \
  2327. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
  2328. _ezchip_macro_read_value_ &= ~(0x1<<31); \
  2329. _ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
  2330. MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
  2331. do { \
  2332. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>31; \
  2333. _ezchip_macro_read_value_ &= 0x1;\
  2334. } while(_ezchip_macro_read_value_!=0x1); \
  2335. }
  2336. #define _READ_RESET_STATUS_rstgen_rstn_i2c2_core_(_ezchip_macro_read_value_) { \
  2337. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR); \
  2338. _ezchip_macro_read_value_ &= 0x1;\
  2339. }
  2340. #define _ASSERT_RESET_rstgen_rstn_i2c2_core_ { \
  2341. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2342. _ezchip_macro_read_value_ &= ~(0x1); \
  2343. _ezchip_macro_read_value_ |= (0x1&0x1); \
  2344. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2345. do { \
  2346. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR); \
  2347. _ezchip_macro_read_value_ &= 0x1;\
  2348. } while(_ezchip_macro_read_value_!=0x0); \
  2349. }
  2350. #define _CLEAR_RESET_rstgen_rstn_i2c2_core_ { \
  2351. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2352. _ezchip_macro_read_value_ &= ~(0x1); \
  2353. _ezchip_macro_read_value_ |= (0x0&0x1); \
  2354. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2355. do { \
  2356. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR); \
  2357. _ezchip_macro_read_value_ &= 0x1;\
  2358. } while(_ezchip_macro_read_value_!=0x1); \
  2359. }
  2360. #define _READ_RESET_STATUS_rstgen_rstn_i2c3_apb_(_ezchip_macro_read_value_) { \
  2361. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 1; \
  2362. _ezchip_macro_read_value_ &= 0x1;\
  2363. }
  2364. #define _ASSERT_RESET_rstgen_rstn_i2c3_apb_ { \
  2365. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2366. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  2367. _ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
  2368. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2369. do { \
  2370. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>1; \
  2371. _ezchip_macro_read_value_ &= 0x1;\
  2372. } while(_ezchip_macro_read_value_!=0x0); \
  2373. }
  2374. #define _CLEAR_RESET_rstgen_rstn_i2c3_apb_ { \
  2375. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2376. _ezchip_macro_read_value_ &= ~(0x1<<1); \
  2377. _ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
  2378. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2379. do { \
  2380. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>1; \
  2381. _ezchip_macro_read_value_ &= 0x1;\
  2382. } while(_ezchip_macro_read_value_!=0x1); \
  2383. }
  2384. #define _READ_RESET_STATUS_rstgen_rstn_i2c3_core_(_ezchip_macro_read_value_) { \
  2385. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 2; \
  2386. _ezchip_macro_read_value_ &= 0x1;\
  2387. }
  2388. #define _ASSERT_RESET_rstgen_rstn_i2c3_core_ { \
  2389. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2390. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  2391. _ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
  2392. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2393. do { \
  2394. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>2; \
  2395. _ezchip_macro_read_value_ &= 0x1;\
  2396. } while(_ezchip_macro_read_value_!=0x0); \
  2397. }
  2398. #define _CLEAR_RESET_rstgen_rstn_i2c3_core_ { \
  2399. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2400. _ezchip_macro_read_value_ &= ~(0x1<<2); \
  2401. _ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
  2402. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2403. do { \
  2404. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>2; \
  2405. _ezchip_macro_read_value_ &= 0x1;\
  2406. } while(_ezchip_macro_read_value_!=0x1); \
  2407. }
  2408. #define _READ_RESET_STATUS_rstgen_rstn_wdtimer_apb_(_ezchip_macro_read_value_) { \
  2409. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 3; \
  2410. _ezchip_macro_read_value_ &= 0x1;\
  2411. }
  2412. #define _ASSERT_RESET_rstgen_rstn_wdtimer_apb_ { \
  2413. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2414. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  2415. _ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
  2416. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2417. do { \
  2418. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>3; \
  2419. _ezchip_macro_read_value_ &= 0x1;\
  2420. } while(_ezchip_macro_read_value_!=0x0); \
  2421. }
  2422. #define _CLEAR_RESET_rstgen_rstn_wdtimer_apb_ { \
  2423. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2424. _ezchip_macro_read_value_ &= ~(0x1<<3); \
  2425. _ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
  2426. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2427. do { \
  2428. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>3; \
  2429. _ezchip_macro_read_value_ &= 0x1;\
  2430. } while(_ezchip_macro_read_value_!=0x1); \
  2431. }
  2432. #define _READ_RESET_STATUS_rstgen_rstn_wdt_(_ezchip_macro_read_value_) { \
  2433. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 4; \
  2434. _ezchip_macro_read_value_ &= 0x1;\
  2435. }
  2436. #define _ASSERT_RESET_rstgen_rstn_wdt_ { \
  2437. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2438. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  2439. _ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
  2440. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2441. do { \
  2442. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>4; \
  2443. _ezchip_macro_read_value_ &= 0x1;\
  2444. } while(_ezchip_macro_read_value_!=0x0); \
  2445. }
  2446. #define _CLEAR_RESET_rstgen_rstn_wdt_ { \
  2447. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2448. _ezchip_macro_read_value_ &= ~(0x1<<4); \
  2449. _ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
  2450. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2451. do { \
  2452. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>4; \
  2453. _ezchip_macro_read_value_ &= 0x1;\
  2454. } while(_ezchip_macro_read_value_!=0x1); \
  2455. }
  2456. #define _READ_RESET_STATUS_rstgen_rstn_timer0_(_ezchip_macro_read_value_) { \
  2457. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 5; \
  2458. _ezchip_macro_read_value_ &= 0x1;\
  2459. }
  2460. #define _ASSERT_RESET_rstgen_rstn_timer0_ { \
  2461. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2462. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  2463. _ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
  2464. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2465. do { \
  2466. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>5; \
  2467. _ezchip_macro_read_value_ &= 0x1;\
  2468. } while(_ezchip_macro_read_value_!=0x0); \
  2469. }
  2470. #define _CLEAR_RESET_rstgen_rstn_timer0_ { \
  2471. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2472. _ezchip_macro_read_value_ &= ~(0x1<<5); \
  2473. _ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
  2474. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2475. do { \
  2476. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>5; \
  2477. _ezchip_macro_read_value_ &= 0x1;\
  2478. } while(_ezchip_macro_read_value_!=0x1); \
  2479. }
  2480. #define _READ_RESET_STATUS_rstgen_rstn_timer1_(_ezchip_macro_read_value_) { \
  2481. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 6; \
  2482. _ezchip_macro_read_value_ &= 0x1;\
  2483. }
  2484. #define _ASSERT_RESET_rstgen_rstn_timer1_ { \
  2485. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2486. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  2487. _ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
  2488. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2489. do { \
  2490. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>6; \
  2491. _ezchip_macro_read_value_ &= 0x1;\
  2492. } while(_ezchip_macro_read_value_!=0x0); \
  2493. }
  2494. #define _CLEAR_RESET_rstgen_rstn_timer1_ { \
  2495. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2496. _ezchip_macro_read_value_ &= ~(0x1<<6); \
  2497. _ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
  2498. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2499. do { \
  2500. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>6; \
  2501. _ezchip_macro_read_value_ &= 0x1;\
  2502. } while(_ezchip_macro_read_value_!=0x1); \
  2503. }
  2504. #define _READ_RESET_STATUS_rstgen_rstn_timer2_(_ezchip_macro_read_value_) { \
  2505. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 7; \
  2506. _ezchip_macro_read_value_ &= 0x1;\
  2507. }
  2508. #define _ASSERT_RESET_rstgen_rstn_timer2_ { \
  2509. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2510. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  2511. _ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
  2512. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2513. do { \
  2514. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>7; \
  2515. _ezchip_macro_read_value_ &= 0x1;\
  2516. } while(_ezchip_macro_read_value_!=0x0); \
  2517. }
  2518. #define _CLEAR_RESET_rstgen_rstn_timer2_ { \
  2519. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2520. _ezchip_macro_read_value_ &= ~(0x1<<7); \
  2521. _ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
  2522. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2523. do { \
  2524. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>7; \
  2525. _ezchip_macro_read_value_ &= 0x1;\
  2526. } while(_ezchip_macro_read_value_!=0x1); \
  2527. }
  2528. #define _READ_RESET_STATUS_rstgen_rstn_timer3_(_ezchip_macro_read_value_) { \
  2529. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 8; \
  2530. _ezchip_macro_read_value_ &= 0x1;\
  2531. }
  2532. #define _ASSERT_RESET_rstgen_rstn_timer3_ { \
  2533. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2534. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  2535. _ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
  2536. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2537. do { \
  2538. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>8; \
  2539. _ezchip_macro_read_value_ &= 0x1;\
  2540. } while(_ezchip_macro_read_value_!=0x0); \
  2541. }
  2542. #define _CLEAR_RESET_rstgen_rstn_timer3_ { \
  2543. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2544. _ezchip_macro_read_value_ &= ~(0x1<<8); \
  2545. _ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
  2546. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2547. do { \
  2548. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>8; \
  2549. _ezchip_macro_read_value_ &= 0x1;\
  2550. } while(_ezchip_macro_read_value_!=0x1); \
  2551. }
  2552. #define _READ_RESET_STATUS_rstgen_rstn_timer4_(_ezchip_macro_read_value_) { \
  2553. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 9; \
  2554. _ezchip_macro_read_value_ &= 0x1;\
  2555. }
  2556. #define _ASSERT_RESET_rstgen_rstn_timer4_ { \
  2557. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2558. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  2559. _ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
  2560. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2561. do { \
  2562. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>9; \
  2563. _ezchip_macro_read_value_ &= 0x1;\
  2564. } while(_ezchip_macro_read_value_!=0x0); \
  2565. }
  2566. #define _CLEAR_RESET_rstgen_rstn_timer4_ { \
  2567. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2568. _ezchip_macro_read_value_ &= ~(0x1<<9); \
  2569. _ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
  2570. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2571. do { \
  2572. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>9; \
  2573. _ezchip_macro_read_value_ &= 0x1;\
  2574. } while(_ezchip_macro_read_value_!=0x1); \
  2575. }
  2576. #define _READ_RESET_STATUS_rstgen_rstn_timer5_(_ezchip_macro_read_value_) { \
  2577. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 10; \
  2578. _ezchip_macro_read_value_ &= 0x1;\
  2579. }
  2580. #define _ASSERT_RESET_rstgen_rstn_timer5_ { \
  2581. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2582. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  2583. _ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
  2584. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2585. do { \
  2586. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>10; \
  2587. _ezchip_macro_read_value_ &= 0x1;\
  2588. } while(_ezchip_macro_read_value_!=0x0); \
  2589. }
  2590. #define _CLEAR_RESET_rstgen_rstn_timer5_ { \
  2591. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2592. _ezchip_macro_read_value_ &= ~(0x1<<10); \
  2593. _ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
  2594. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2595. do { \
  2596. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>10; \
  2597. _ezchip_macro_read_value_ &= 0x1;\
  2598. } while(_ezchip_macro_read_value_!=0x1); \
  2599. }
  2600. #define _READ_RESET_STATUS_rstgen_rstn_timer6_(_ezchip_macro_read_value_) { \
  2601. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 11; \
  2602. _ezchip_macro_read_value_ &= 0x1;\
  2603. }
  2604. #define _ASSERT_RESET_rstgen_rstn_timer6_ { \
  2605. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2606. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  2607. _ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
  2608. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2609. do { \
  2610. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>11; \
  2611. _ezchip_macro_read_value_ &= 0x1;\
  2612. } while(_ezchip_macro_read_value_!=0x0); \
  2613. }
  2614. #define _CLEAR_RESET_rstgen_rstn_timer6_ { \
  2615. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2616. _ezchip_macro_read_value_ &= ~(0x1<<11); \
  2617. _ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
  2618. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2619. do { \
  2620. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>11; \
  2621. _ezchip_macro_read_value_ &= 0x1;\
  2622. } while(_ezchip_macro_read_value_!=0x1); \
  2623. }
  2624. #define _READ_RESET_STATUS_rstgen_rstn_vp6intc_apb_(_ezchip_macro_read_value_) { \
  2625. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 12; \
  2626. _ezchip_macro_read_value_ &= 0x1;\
  2627. }
  2628. #define _ASSERT_RESET_rstgen_rstn_vp6intc_apb_ { \
  2629. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2630. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  2631. _ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
  2632. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2633. do { \
  2634. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>12; \
  2635. _ezchip_macro_read_value_ &= 0x1;\
  2636. } while(_ezchip_macro_read_value_!=0x0); \
  2637. }
  2638. #define _CLEAR_RESET_rstgen_rstn_vp6intc_apb_ { \
  2639. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2640. _ezchip_macro_read_value_ &= ~(0x1<<12); \
  2641. _ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
  2642. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2643. do { \
  2644. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>12; \
  2645. _ezchip_macro_read_value_ &= 0x1;\
  2646. } while(_ezchip_macro_read_value_!=0x1); \
  2647. }
  2648. #define _READ_RESET_STATUS_rstgen_rstn_pwm_apb_(_ezchip_macro_read_value_) { \
  2649. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 13; \
  2650. _ezchip_macro_read_value_ &= 0x1;\
  2651. }
  2652. #define _ASSERT_RESET_rstgen_rstn_pwm_apb_ { \
  2653. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2654. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  2655. _ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
  2656. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2657. do { \
  2658. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>13; \
  2659. _ezchip_macro_read_value_ &= 0x1;\
  2660. } while(_ezchip_macro_read_value_!=0x0); \
  2661. }
  2662. #define _CLEAR_RESET_rstgen_rstn_pwm_apb_ { \
  2663. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2664. _ezchip_macro_read_value_ &= ~(0x1<<13); \
  2665. _ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
  2666. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2667. do { \
  2668. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>13; \
  2669. _ezchip_macro_read_value_ &= 0x1;\
  2670. } while(_ezchip_macro_read_value_!=0x1); \
  2671. }
  2672. #define _READ_RESET_STATUS_rstgen_rstn_msi_apb_(_ezchip_macro_read_value_) { \
  2673. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 14; \
  2674. _ezchip_macro_read_value_ &= 0x1;\
  2675. }
  2676. #define _ASSERT_RESET_rstgen_rstn_msi_apb_ { \
  2677. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2678. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  2679. _ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
  2680. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2681. do { \
  2682. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>14; \
  2683. _ezchip_macro_read_value_ &= 0x1;\
  2684. } while(_ezchip_macro_read_value_!=0x0); \
  2685. }
  2686. #define _CLEAR_RESET_rstgen_rstn_msi_apb_ { \
  2687. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2688. _ezchip_macro_read_value_ &= ~(0x1<<14); \
  2689. _ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
  2690. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2691. do { \
  2692. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>14; \
  2693. _ezchip_macro_read_value_ &= 0x1;\
  2694. } while(_ezchip_macro_read_value_!=0x1); \
  2695. }
  2696. #define _READ_RESET_STATUS_rstgen_rstn_temp_apb_(_ezchip_macro_read_value_) { \
  2697. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 15; \
  2698. _ezchip_macro_read_value_ &= 0x1;\
  2699. }
  2700. #define _ASSERT_RESET_rstgen_rstn_temp_apb_ { \
  2701. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2702. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  2703. _ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
  2704. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2705. do { \
  2706. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>15; \
  2707. _ezchip_macro_read_value_ &= 0x1;\
  2708. } while(_ezchip_macro_read_value_!=0x0); \
  2709. }
  2710. #define _CLEAR_RESET_rstgen_rstn_temp_apb_ { \
  2711. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2712. _ezchip_macro_read_value_ &= ~(0x1<<15); \
  2713. _ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
  2714. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2715. do { \
  2716. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>15; \
  2717. _ezchip_macro_read_value_ &= 0x1;\
  2718. } while(_ezchip_macro_read_value_!=0x1); \
  2719. }
  2720. #define _READ_RESET_STATUS_rstgen_rstn_temp_sense_(_ezchip_macro_read_value_) { \
  2721. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 16; \
  2722. _ezchip_macro_read_value_ &= 0x1;\
  2723. }
  2724. #define _ASSERT_RESET_rstgen_rstn_temp_sense_ { \
  2725. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2726. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  2727. _ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
  2728. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2729. do { \
  2730. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>16; \
  2731. _ezchip_macro_read_value_ &= 0x1;\
  2732. } while(_ezchip_macro_read_value_!=0x0); \
  2733. }
  2734. #define _CLEAR_RESET_rstgen_rstn_temp_sense_ { \
  2735. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2736. _ezchip_macro_read_value_ &= ~(0x1<<16); \
  2737. _ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
  2738. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2739. do { \
  2740. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>16; \
  2741. _ezchip_macro_read_value_ &= 0x1;\
  2742. } while(_ezchip_macro_read_value_!=0x1); \
  2743. }
  2744. #define _READ_RESET_STATUS_rstgen_rstn_syserr_apb_(_ezchip_macro_read_value_) { \
  2745. _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 17; \
  2746. _ezchip_macro_read_value_ &= 0x1;\
  2747. }
  2748. #define _ASSERT_RESET_rstgen_rstn_syserr_apb_ { \
  2749. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2750. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  2751. _ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
  2752. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2753. do { \
  2754. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>17; \
  2755. _ezchip_macro_read_value_ &= 0x1;\
  2756. } while(_ezchip_macro_read_value_!=0x0); \
  2757. }
  2758. #define _CLEAR_RESET_rstgen_rstn_syserr_apb_ { \
  2759. uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
  2760. _ezchip_macro_read_value_ &= ~(0x1<<17); \
  2761. _ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
  2762. MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
  2763. do { \
  2764. _ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>17; \
  2765. _ezchip_macro_read_value_ &= 0x1;\
  2766. } while(_ezchip_macro_read_value_!=0x1); \
  2767. }
  2768. #endif //_RSTGEN_MACRO_H_