pcie-cadence.h 11 KB

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  1. /* SPDX-License-Identifier: GPL-2.0+ */
  2. /*
  3. * Cadence PCIe controlloer definitions
  4. * Adapted from linux kernel driver.
  5. * Copyright (c) 2017 Cadence
  6. *
  7. * Copyright (c) 2019
  8. * Written by Ramon Fried <ramon.fried@gmail.com>
  9. */
  10. #ifndef PCIE_CADENCE_H
  11. #define PCIE_CADENCE_H
  12. #include <common.h>
  13. #include <pci_ep.h>
  14. #include <asm/io.h>
  15. #include <linux/bitops.h>
  16. /*
  17. * Local Management Registers
  18. */
  19. #define CDNS_PCIE_LM_BASE 0x00100000
  20. /* Vendor ID Register */
  21. #define CDNS_PCIE_LM_ID (CDNS_PCIE_LM_BASE + 0x0044)
  22. #define CDNS_PCIE_LM_ID_VENDOR_MASK GENMASK(15, 0)
  23. #define CDNS_PCIE_LM_ID_VENDOR_SHIFT 0
  24. #define CDNS_PCIE_LM_ID_VENDOR(vid) \
  25. (((vid) << CDNS_PCIE_LM_ID_VENDOR_SHIFT) & CDNS_PCIE_LM_ID_VENDOR_MASK)
  26. #define CDNS_PCIE_LM_ID_SUBSYS_MASK GENMASK(31, 16)
  27. #define CDNS_PCIE_LM_ID_SUBSYS_SHIFT 16
  28. #define CDNS_PCIE_LM_ID_SUBSYS(sub) \
  29. (((sub) << CDNS_PCIE_LM_ID_SUBSYS_SHIFT) & CDNS_PCIE_LM_ID_SUBSYS_MASK)
  30. /* Root Port Requestor ID Register */
  31. #define CDNS_PCIE_LM_RP_RID (CDNS_PCIE_LM_BASE + 0x0228)
  32. #define CDNS_PCIE_LM_RP_RID_MASK GENMASK(15, 0)
  33. #define CDNS_PCIE_LM_RP_RID_SHIFT 0
  34. #define CDNS_PCIE_LM_RP_RID_(rid) \
  35. (((rid) << CDNS_PCIE_LM_RP_RID_SHIFT) & CDNS_PCIE_LM_RP_RID_MASK)
  36. /* Endpoint Bus and Device Number Register */
  37. #define CDNS_PCIE_LM_EP_ID (CDNS_PCIE_LM_BASE + 0x022c)
  38. #define CDNS_PCIE_LM_EP_ID_DEV_MASK GENMASK(4, 0)
  39. #define CDNS_PCIE_LM_EP_ID_DEV_SHIFT 0
  40. #define CDNS_PCIE_LM_EP_ID_BUS_MASK GENMASK(15, 8)
  41. #define CDNS_PCIE_LM_EP_ID_BUS_SHIFT 8
  42. /* Endpoint Function f BAR b Configuration Registers */
  43. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG0(fn) \
  44. (CDNS_PCIE_LM_BASE + 0x0240 + (fn) * 0x0008)
  45. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG1(fn) \
  46. (CDNS_PCIE_LM_BASE + 0x0244 + (fn) * 0x0008)
  47. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b) \
  48. (GENMASK(4, 0) << ((b) * 8))
  49. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_APERTURE(b, a) \
  50. (((a) << ((b) * 8)) & CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b))
  51. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b) \
  52. (GENMASK(7, 5) << ((b) * 8))
  53. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_CTRL(b, c) \
  54. (((c) << ((b) * 8 + 5)) & CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b))
  55. /* Endpoint Function Configuration Register */
  56. #define CDNS_PCIE_LM_EP_FUNC_CFG (CDNS_PCIE_LM_BASE + 0x02c0)
  57. /* Root Complex BAR Configuration Register */
  58. #define CDNS_PCIE_LM_RC_BAR_CFG (CDNS_PCIE_LM_BASE + 0x0300)
  59. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR0_APERTURE_MASK GENMASK(5, 0)
  60. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR0_APERTURE(a) \
  61. (((a) << 0) & CDNS_PCIE_LM_RC_BAR_CFG_BAR0_APERTURE_MASK)
  62. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR0_CTRL_MASK GENMASK(8, 6)
  63. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR0_CTRL(c) \
  64. (((c) << 6) & CDNS_PCIE_LM_RC_BAR_CFG_BAR0_CTRL_MASK)
  65. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR1_APERTURE_MASK GENMASK(13, 9)
  66. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR1_APERTURE(a) \
  67. (((a) << 9) & CDNS_PCIE_LM_RC_BAR_CFG_BAR1_APERTURE_MASK)
  68. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR1_CTRL_MASK GENMASK(16, 14)
  69. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR1_CTRL(c) \
  70. (((c) << 14) & CDNS_PCIE_LM_RC_BAR_CFG_BAR1_CTRL_MASK)
  71. #define CDNS_PCIE_LM_RC_BAR_CFG_PREFETCH_MEM_ENABLE BIT(17)
  72. #define CDNS_PCIE_LM_RC_BAR_CFG_PREFETCH_MEM_32BITS 0
  73. #define CDNS_PCIE_LM_RC_BAR_CFG_PREFETCH_MEM_64BITS BIT(18)
  74. #define CDNS_PCIE_LM_RC_BAR_CFG_IO_ENABLE BIT(19)
  75. #define CDNS_PCIE_LM_RC_BAR_CFG_IO_16BITS 0
  76. #define CDNS_PCIE_LM_RC_BAR_CFG_IO_32BITS BIT(20)
  77. #define CDNS_PCIE_LM_RC_BAR_CFG_CHECK_ENABLE BIT(31)
  78. /* BAR control values applicable to both Endpoint Function and Root Complex */
  79. #define CDNS_PCIE_LM_BAR_CFG_CTRL_DISABLED 0x0
  80. #define CDNS_PCIE_LM_BAR_CFG_CTRL_IO_32BITS 0x1
  81. #define CDNS_PCIE_LM_BAR_CFG_CTRL_MEM_32BITS 0x4
  82. #define CDNS_PCIE_LM_BAR_CFG_CTRL_PREFETCH_MEM_32BITS 0x5
  83. #define CDNS_PCIE_LM_BAR_CFG_CTRL_MEM_64BITS 0x6
  84. #define CDNS_PCIE_LM_BAR_CFG_CTRL_PREFETCH_MEM_64BITS 0x7
  85. /*
  86. * Endpoint Function Registers (PCI configuration space for endpoint functions)
  87. */
  88. #define CDNS_PCIE_EP_FUNC_BASE(fn) (((fn) << 12) & GENMASK(19, 12))
  89. #define CDNS_PCIE_EP_FUNC_MSI_CAP_OFFSET 0x90
  90. /*
  91. * Root Port Registers (PCI configuration space for the root port function)
  92. */
  93. #define CDNS_PCIE_RP_BASE 0x00200000
  94. /*
  95. * Address Translation Registers
  96. */
  97. #define CDNS_PCIE_AT_BASE 0x00400000
  98. /* Region r Outbound AXI to PCIe Address Translation Register 0 */
  99. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0(r) \
  100. (CDNS_PCIE_AT_BASE + 0x0000 + ((r) & 0x1f) * 0x0020)
  101. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_NBITS_MASK GENMASK(5, 0)
  102. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_NBITS(nbits) \
  103. (((nbits) - 1) & CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_NBITS_MASK)
  104. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK GENMASK(19, 12)
  105. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN(devfn) \
  106. (((devfn) << 12) & CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK)
  107. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK GENMASK(27, 20)
  108. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_BUS(bus) \
  109. (((bus) << 20) & CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK)
  110. /* Region r Outbound AXI to PCIe Address Translation Register 1 */
  111. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR1(r) \
  112. (CDNS_PCIE_AT_BASE + 0x0004 + ((r) & 0x1f) * 0x0020)
  113. /* Region r Outbound PCIe Descriptor Register 0 */
  114. #define CDNS_PCIE_AT_OB_REGION_DESC0(r) \
  115. (CDNS_PCIE_AT_BASE + 0x0008 + ((r) & 0x1f) * 0x0020)
  116. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_MASK GENMASK(3, 0)
  117. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_MEM 0x2
  118. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_IO 0x6
  119. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_CONF_TYPE0 0xa
  120. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_CONF_TYPE1 0xb
  121. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_NORMAL_MSG 0xc
  122. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_VENDOR_MSG 0xd
  123. /* Bit 23 MUST be set in RC mode. */
  124. #define CDNS_PCIE_AT_OB_REGION_DESC0_HARDCODED_RID BIT(23)
  125. #define CDNS_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK GENMASK(31, 24)
  126. #define CDNS_PCIE_AT_OB_REGION_DESC0_DEVFN(devfn) \
  127. (((devfn) << 24) & CDNS_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK)
  128. /* Region r Outbound PCIe Descriptor Register 1 */
  129. #define CDNS_PCIE_AT_OB_REGION_DESC1(r) \
  130. (CDNS_PCIE_AT_BASE + 0x000c + ((r) & 0x1f) * 0x0020)
  131. #define CDNS_PCIE_AT_OB_REGION_DESC1_BUS_MASK GENMASK(7, 0)
  132. #define CDNS_PCIE_AT_OB_REGION_DESC1_BUS(bus) \
  133. ((bus) & CDNS_PCIE_AT_OB_REGION_DESC1_BUS_MASK)
  134. /* Region r AXI Region Base Address Register 0 */
  135. #define CDNS_PCIE_AT_OB_REGION_CPU_ADDR0(r) \
  136. (CDNS_PCIE_AT_BASE + 0x0018 + ((r) & 0x1f) * 0x0020)
  137. #define CDNS_PCIE_AT_OB_REGION_CPU_ADDR0_NBITS_MASK GENMASK(5, 0)
  138. #define CDNS_PCIE_AT_OB_REGION_CPU_ADDR0_NBITS(nbits) \
  139. (((nbits) - 1) & CDNS_PCIE_AT_OB_REGION_CPU_ADDR0_NBITS_MASK)
  140. /* Region r AXI Region Base Address Register 1 */
  141. #define CDNS_PCIE_AT_OB_REGION_CPU_ADDR1(r) \
  142. (CDNS_PCIE_AT_BASE + 0x001c + ((r) & 0x1f) * 0x0020)
  143. /* Root Port BAR Inbound PCIe to AXI Address Translation Register */
  144. #define CDNS_PCIE_AT_IB_RP_BAR_ADDR0(bar) \
  145. (CDNS_PCIE_AT_BASE + 0x0800 + (bar) * 0x0008)
  146. #define CDNS_PCIE_AT_IB_RP_BAR_ADDR0_NBITS_MASK GENMASK(5, 0)
  147. #define CDNS_PCIE_AT_IB_RP_BAR_ADDR0_NBITS(nbits) \
  148. (((nbits) - 1) & CDNS_PCIE_AT_IB_RP_BAR_ADDR0_NBITS_MASK)
  149. #define CDNS_PCIE_AT_IB_RP_BAR_ADDR1(bar) \
  150. (CDNS_PCIE_AT_BASE + 0x0804 + (bar) * 0x0008)
  151. /* AXI link down register */
  152. #define CDNS_PCIE_AT_LINKDOWN (CDNS_PCIE_AT_BASE + 0x0824)
  153. enum cdns_pcie_rp_bar {
  154. RP_BAR0,
  155. RP_BAR1,
  156. RP_NO_BAR
  157. };
  158. /* Endpoint Function BAR Inbound PCIe to AXI Address Translation Register */
  159. #define CDNS_PCIE_AT_IB_EP_FUNC_BAR_ADDR0(fn, bar) \
  160. (CDNS_PCIE_AT_BASE + 0x0840 + (fn) * 0x0040 + (bar) * 0x0008)
  161. #define CDNS_PCIE_AT_IB_EP_FUNC_BAR_ADDR1(fn, bar) \
  162. (CDNS_PCIE_AT_BASE + 0x0844 + (fn) * 0x0040 + (bar) * 0x0008)
  163. /* Normal/Vendor specific message access: offset inside some outbound region */
  164. #define CDNS_PCIE_NORMAL_MSG_ROUTING_MASK GENMASK(7, 5)
  165. #define CDNS_PCIE_NORMAL_MSG_ROUTING(route) \
  166. (((route) << 5) & CDNS_PCIE_NORMAL_MSG_ROUTING_MASK)
  167. #define CDNS_PCIE_NORMAL_MSG_CODE_MASK GENMASK(15, 8)
  168. #define CDNS_PCIE_NORMAL_MSG_CODE(code) \
  169. (((code) << 8) & CDNS_PCIE_NORMAL_MSG_CODE_MASK)
  170. #define CDNS_PCIE_MSG_NO_DATA BIT(16)
  171. #define CDNS_PCIE_EP_MIN_APERTURE 128 /* 128 bytes */
  172. enum cdns_pcie_msg_code {
  173. MSG_CODE_ASSERT_INTA = 0x20,
  174. MSG_CODE_ASSERT_INTB = 0x21,
  175. MSG_CODE_ASSERT_INTC = 0x22,
  176. MSG_CODE_ASSERT_INTD = 0x23,
  177. MSG_CODE_DEASSERT_INTA = 0x24,
  178. MSG_CODE_DEASSERT_INTB = 0x25,
  179. MSG_CODE_DEASSERT_INTC = 0x26,
  180. MSG_CODE_DEASSERT_INTD = 0x27,
  181. };
  182. enum cdns_pcie_msg_routing {
  183. /* Route to Root Complex */
  184. MSG_ROUTING_TO_RC,
  185. /* Use Address Routing */
  186. MSG_ROUTING_BY_ADDR,
  187. /* Use ID Routing */
  188. MSG_ROUTING_BY_ID,
  189. /* Route as Broadcast Message from Root Complex */
  190. MSG_ROUTING_BCAST,
  191. /* Local message; terminate at receiver (INTx messages) */
  192. MSG_ROUTING_LOCAL,
  193. /* Gather & route to Root Complex (PME_TO_Ack message) */
  194. MSG_ROUTING_GATHER,
  195. };
  196. struct cdns_pcie {
  197. void __iomem *reg_base;
  198. u32 max_functions;
  199. u32 max_regions;
  200. };
  201. /* Register access */
  202. static inline void cdns_pcie_writeb(struct cdns_pcie *pcie, u32 reg, u8 value)
  203. {
  204. writeb(value, pcie->reg_base + reg);
  205. }
  206. static inline void cdns_pcie_writew(struct cdns_pcie *pcie, u32 reg, u16 value)
  207. {
  208. writew(value, pcie->reg_base + reg);
  209. }
  210. static inline void cdns_pcie_writel(struct cdns_pcie *pcie, u32 reg, u32 value)
  211. {
  212. writel(value, pcie->reg_base + reg);
  213. }
  214. static inline u32 cdns_pcie_readl(struct cdns_pcie *pcie, u32 reg)
  215. {
  216. return readl(pcie->reg_base + reg);
  217. }
  218. /* Root Port register access */
  219. static inline void cdns_pcie_rp_writeb(struct cdns_pcie *pcie,
  220. u32 reg, u8 value)
  221. {
  222. writeb(value, pcie->reg_base + CDNS_PCIE_RP_BASE + reg);
  223. }
  224. static inline void cdns_pcie_rp_writew(struct cdns_pcie *pcie,
  225. u32 reg, u16 value)
  226. {
  227. writew(value, pcie->reg_base + CDNS_PCIE_RP_BASE + reg);
  228. }
  229. static inline void cdns_pcie_rp_writel(struct cdns_pcie *pcie,
  230. u32 reg, u32 value)
  231. {
  232. writel(value, pcie->reg_base + CDNS_PCIE_RP_BASE + reg);
  233. }
  234. /* Endpoint Function register access */
  235. static inline void cdns_pcie_ep_fn_writeb(struct cdns_pcie *pcie, u8 fn,
  236. u32 reg, u8 value)
  237. {
  238. writeb(value, pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  239. }
  240. static inline void cdns_pcie_ep_fn_writew(struct cdns_pcie *pcie, u8 fn,
  241. u32 reg, u16 value)
  242. {
  243. writew(value, pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  244. }
  245. static inline void cdns_pcie_ep_fn_writel(struct cdns_pcie *pcie, u8 fn,
  246. u32 reg, u32 value)
  247. {
  248. writel(value, pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  249. }
  250. static inline u8 cdns_pcie_ep_fn_readb(struct cdns_pcie *pcie, u8 fn, u32 reg)
  251. {
  252. return readb(pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  253. }
  254. static inline u16 cdns_pcie_ep_fn_readw(struct cdns_pcie *pcie, u8 fn, u32 reg)
  255. {
  256. return readw(pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  257. }
  258. static inline u32 cdns_pcie_ep_fn_readl(struct cdns_pcie *pcie, u8 fn, u32 reg)
  259. {
  260. return readl(pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  261. }
  262. #endif /* end of include guard: PCIE_CADENCE_H */