pcie_layerscape_ep.c 8.7 KB

123456789101112131415161718192021222324252627282930313233343536373839404142434445464748495051525354555657585960616263646566676869707172737475767778798081828384858687888990919293949596979899100101102103104105106107108109110111112113114115116117118119120121122123124125126127128129130131132133134135136137138139140141142143144145146147148149150151152153154155156157158159160161162163164165166167168169170171172173174175176177178179180181182183184185186187188189190191192193194195196197198199200201202203204205206207208209210211212213214215216217218219220221222223224225226227228229230231232233234235236237238239240241242243244245246247248249250251252253254255256257258259260261262263264265266267268269270271272273274275276277278279280281282283284285286287288289290291292293294295296297298299300301302303304305306307308309310311312313314315316317318319320321322323324325326327328329330331332
  1. // SPDX-License-Identifier: GPL-2.0+
  2. /*
  3. * Copyright 2020 NXP
  4. * Layerscape PCIe EP driver
  5. */
  6. #include <common.h>
  7. #include <dm.h>
  8. #include <dm/devres.h>
  9. #include <errno.h>
  10. #include <pci_ep.h>
  11. #include <asm/io.h>
  12. #include <linux/sizes.h>
  13. #include <linux/log2.h>
  14. #include "pcie_layerscape.h"
  15. DECLARE_GLOBAL_DATA_PTR;
  16. static void ls_pcie_ep_enable_cfg(struct ls_pcie_ep *pcie_ep)
  17. {
  18. struct ls_pcie *pcie = pcie_ep->pcie;
  19. u32 config;
  20. config = ctrl_readl(pcie, PCIE_PF_CONFIG);
  21. config |= PCIE_CONFIG_READY;
  22. ctrl_writel(pcie, config, PCIE_PF_CONFIG);
  23. }
  24. static int ls_ep_set_bar(struct udevice *dev, uint fn, struct pci_bar *ep_bar)
  25. {
  26. struct ls_pcie_ep *pcie_ep = dev_get_priv(dev);
  27. struct ls_pcie *pcie = pcie_ep->pcie;
  28. dma_addr_t bar_phys = ep_bar->phys_addr;
  29. enum pci_barno bar = ep_bar->barno;
  30. u32 reg = PCI_BASE_ADDRESS_0 + (4 * bar);
  31. int flags = ep_bar->flags;
  32. int type, idx;
  33. u64 size;
  34. idx = bar;
  35. /* BAR size is 2^(aperture + 11) */
  36. size = max_t(size_t, ep_bar->size, FSL_PCIE_EP_MIN_APERTURE);
  37. if (!(flags & PCI_BASE_ADDRESS_SPACE))
  38. type = PCIE_ATU_TYPE_MEM;
  39. else
  40. type = PCIE_ATU_TYPE_IO;
  41. ls_pcie_atu_inbound_set(pcie, fn, 0, type, idx, bar, bar_phys);
  42. dbi_writel(pcie, lower_32_bits(size - 1), reg + PCIE_NO_SRIOV_BAR_BASE);
  43. dbi_writel(pcie, flags, reg);
  44. if (flags & PCI_BASE_ADDRESS_MEM_TYPE_64) {
  45. dbi_writel(pcie, upper_32_bits(size - 1),
  46. reg + 4 + PCIE_NO_SRIOV_BAR_BASE);
  47. dbi_writel(pcie, 0, reg + 4);
  48. }
  49. return 0;
  50. }
  51. static struct pci_ep_ops ls_pcie_ep_ops = {
  52. .set_bar = ls_ep_set_bar,
  53. };
  54. static void ls_pcie_ep_setup_atu(struct ls_pcie_ep *pcie_ep, u32 pf)
  55. {
  56. struct ls_pcie *pcie = pcie_ep->pcie;
  57. u32 vf_flag = 0;
  58. u64 phys = 0;
  59. phys = CONFIG_SYS_PCI_EP_MEMORY_BASE + pf * SZ_64M;
  60. phys = ALIGN(phys, PCIE_BAR0_SIZE);
  61. /* ATU 0 : INBOUND : map BAR0 */
  62. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  63. 0 + pf * BAR_NUM, 0, phys);
  64. /* ATU 1 : INBOUND : map BAR1 */
  65. phys = ALIGN(phys + PCIE_BAR0_SIZE, PCIE_BAR1_SIZE);
  66. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  67. 1 + pf * BAR_NUM, 1, phys);
  68. /* ATU 2 : INBOUND : map BAR2 */
  69. phys = ALIGN(phys + PCIE_BAR1_SIZE, PCIE_BAR2_SIZE);
  70. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  71. 2 + pf * BAR_NUM, 2, phys);
  72. /* ATU 3 : INBOUND : map BAR2 */
  73. phys = ALIGN(phys + PCIE_BAR2_SIZE, PCIE_BAR4_SIZE);
  74. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  75. 3 + pf * BAR_NUM, 4, phys);
  76. if (pcie_ep->sriov_flag) {
  77. vf_flag = 1;
  78. /* ATU 4 : INBOUND : map BAR0 */
  79. phys = ALIGN(phys + PCIE_BAR4_SIZE, PCIE_BAR0_SIZE);
  80. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  81. 4 + pf * BAR_NUM, 0, phys);
  82. /* ATU 5 : INBOUND : map BAR1 */
  83. phys = ALIGN(phys + PCIE_BAR0_SIZE * PCIE_VF_NUM,
  84. PCIE_BAR1_SIZE);
  85. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  86. 5 + pf * BAR_NUM, 1, phys);
  87. /* ATU 6 : INBOUND : map BAR2 */
  88. phys = ALIGN(phys + PCIE_BAR1_SIZE * PCIE_VF_NUM,
  89. PCIE_BAR2_SIZE);
  90. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  91. 6 + pf * BAR_NUM, 2, phys);
  92. /* ATU 7 : INBOUND : map BAR4 */
  93. phys = ALIGN(phys + PCIE_BAR2_SIZE * PCIE_VF_NUM,
  94. PCIE_BAR4_SIZE);
  95. ls_pcie_atu_inbound_set(pcie, pf, vf_flag, PCIE_ATU_TYPE_MEM,
  96. 7 + pf * BAR_NUM, 4, phys);
  97. }
  98. /* ATU: OUTBOUND : map MEM */
  99. ls_pcie_atu_outbound_set(pcie, pf, PCIE_ATU_TYPE_MEM,
  100. (u64)pcie_ep->addr_res.start +
  101. pf * CONFIG_SYS_PCI_MEMORY_SIZE,
  102. 0, CONFIG_SYS_PCI_MEMORY_SIZE);
  103. }
  104. /* BAR0 and BAR1 are 32bit BAR2 and BAR4 are 64bit */
  105. static void ls_pcie_ep_setup_bar(void *bar_base, int bar, u32 size)
  106. {
  107. u32 mask;
  108. /* The least inbound window is 4KiB */
  109. if (size < SZ_4K)
  110. mask = 0;
  111. else
  112. mask = size - 1;
  113. switch (bar) {
  114. case 0:
  115. writel(mask, bar_base + PCI_BASE_ADDRESS_0);
  116. break;
  117. case 1:
  118. writel(mask, bar_base + PCI_BASE_ADDRESS_1);
  119. break;
  120. case 2:
  121. writel(mask, bar_base + PCI_BASE_ADDRESS_2);
  122. writel(0, bar_base + PCI_BASE_ADDRESS_3);
  123. break;
  124. case 4:
  125. writel(mask, bar_base + PCI_BASE_ADDRESS_4);
  126. writel(0, bar_base + PCI_BASE_ADDRESS_5);
  127. break;
  128. default:
  129. break;
  130. }
  131. }
  132. static void ls_pcie_ep_setup_bars(void *bar_base)
  133. {
  134. /* BAR0 - 32bit - MEM */
  135. ls_pcie_ep_setup_bar(bar_base, 0, PCIE_BAR0_SIZE);
  136. /* BAR1 - 32bit - MEM*/
  137. ls_pcie_ep_setup_bar(bar_base, 1, PCIE_BAR1_SIZE);
  138. /* BAR2 - 64bit - MEM */
  139. ls_pcie_ep_setup_bar(bar_base, 2, PCIE_BAR2_SIZE);
  140. /* BAR4 - 64bit - MEM */
  141. ls_pcie_ep_setup_bar(bar_base, 4, PCIE_BAR4_SIZE);
  142. }
  143. static void ls_pcie_ep_setup_vf_bars(void *bar_base)
  144. {
  145. /* VF BAR0 MASK register at offset 0x19c*/
  146. bar_base += PCIE_SRIOV_VFBAR0 - PCI_BASE_ADDRESS_0;
  147. /* VF-BAR0 - 32bit - MEM */
  148. ls_pcie_ep_setup_bar(bar_base, 0, PCIE_BAR0_SIZE);
  149. /* VF-BAR1 - 32bit - MEM*/
  150. ls_pcie_ep_setup_bar(bar_base, 1, PCIE_BAR1_SIZE);
  151. /* VF-BAR2 - 64bit - MEM */
  152. ls_pcie_ep_setup_bar(bar_base, 2, PCIE_BAR2_SIZE);
  153. /* VF-BAR4 - 64bit - MEM */
  154. ls_pcie_ep_setup_bar(bar_base, 4, PCIE_BAR4_SIZE);
  155. }
  156. static void ls_pcie_setup_ep(struct ls_pcie_ep *pcie_ep)
  157. {
  158. u32 sriov;
  159. u32 pf, vf;
  160. void *bar_base = NULL;
  161. struct ls_pcie *pcie = pcie_ep->pcie;
  162. sriov = readl(pcie->dbi + PCIE_SRIOV);
  163. if (PCI_EXT_CAP_ID(sriov) == PCI_EXT_CAP_ID_SRIOV) {
  164. pcie_ep->sriov_flag = 1;
  165. for (pf = 0; pf < PCIE_PF_NUM; pf++) {
  166. /*
  167. * The VF_BARn_REG register's Prefetchable and Type bit
  168. * fields are overwritten by a write to VF's BAR Mask
  169. * register. Before writing to the VF_BARn_MASK_REG
  170. * register, write 0b to the PCIE_MISC_CONTROL_1_OFF
  171. * register.
  172. */
  173. writel(0, pcie->dbi + PCIE_MISC_CONTROL_1_OFF);
  174. bar_base = pcie->dbi +
  175. PCIE_MASK_OFFSET(pcie_ep->cfg2_flag, pf,
  176. pcie_ep->pf1_offset);
  177. if (pcie_ep->cfg2_flag) {
  178. ctrl_writel(pcie,
  179. PCIE_LCTRL0_VAL(pf, 0),
  180. PCIE_PF_VF_CTRL);
  181. ls_pcie_ep_setup_bars(bar_base);
  182. for (vf = 1; vf <= PCIE_VF_NUM; vf++) {
  183. ctrl_writel(pcie,
  184. PCIE_LCTRL0_VAL(pf, vf),
  185. PCIE_PF_VF_CTRL);
  186. ls_pcie_ep_setup_vf_bars(bar_base);
  187. }
  188. } else {
  189. ls_pcie_ep_setup_bars(bar_base);
  190. ls_pcie_ep_setup_vf_bars(bar_base);
  191. }
  192. ls_pcie_ep_setup_atu(pcie_ep, pf);
  193. }
  194. if (pcie_ep->cfg2_flag) /* Disable CFG2 */
  195. ctrl_writel(pcie, 0, PCIE_PF_VF_CTRL);
  196. } else {
  197. ls_pcie_ep_setup_bars(pcie->dbi + PCIE_NO_SRIOV_BAR_BASE);
  198. ls_pcie_ep_setup_atu(pcie_ep, 0);
  199. }
  200. ls_pcie_dump_atu(pcie, PCIE_ATU_REGION_NUM_SRIOV,
  201. PCIE_ATU_REGION_INBOUND);
  202. ls_pcie_ep_enable_cfg(pcie_ep);
  203. }
  204. static int ls_pcie_ep_probe(struct udevice *dev)
  205. {
  206. struct ls_pcie_ep *pcie_ep = dev_get_priv(dev);
  207. struct ls_pcie *pcie;
  208. u16 link_sta;
  209. int ret;
  210. u32 svr;
  211. pcie = devm_kmalloc(dev, sizeof(*pcie), GFP_KERNEL);
  212. if (!pcie)
  213. return -ENOMEM;
  214. pcie_ep->pcie = pcie;
  215. pcie->dbi = (void __iomem *)devfdt_get_addr_index(dev, 0);
  216. if (!pcie->dbi)
  217. return -ENOMEM;
  218. pcie->ctrl = (void __iomem *)devfdt_get_addr_index(dev, 1);
  219. if (!pcie->ctrl)
  220. return -ENOMEM;
  221. ret = fdt_get_named_resource(gd->fdt_blob, dev_of_offset(dev),
  222. "reg", "reg-names",
  223. "addr_space", &pcie_ep->addr_res);
  224. if (ret) {
  225. printf("%s: resource \"addr_space\" not found\n", dev->name);
  226. return ret;
  227. }
  228. pcie->idx = ((unsigned long)pcie->dbi - PCIE_SYS_BASE_ADDR) /
  229. PCIE_CCSR_SIZE;
  230. pcie->big_endian = fdtdec_get_bool(gd->fdt_blob, dev_of_offset(dev),
  231. "big-endian");
  232. svr = SVR_SOC_VER(get_svr());
  233. if (svr == SVR_LX2160A)
  234. pcie_ep->pf1_offset = LX2160_PCIE_PF1_OFFSET;
  235. else
  236. pcie_ep->pf1_offset = LS_PCIE_PF1_OFFSET;
  237. if (svr == SVR_LS2080A || svr == SVR_LS2085A)
  238. pcie_ep->cfg2_flag = 1;
  239. else
  240. pcie_ep->cfg2_flag = 0;
  241. pcie->mode = readb(pcie->dbi + PCI_HEADER_TYPE) & 0x7f;
  242. if (pcie->mode != PCI_HEADER_TYPE_NORMAL)
  243. return 0;
  244. pcie_ep->max_functions = fdtdec_get_int(gd->fdt_blob,
  245. dev_of_offset(dev),
  246. "max-functions", 1);
  247. pcie_ep->num_ib_wins = fdtdec_get_int(gd->fdt_blob, dev_of_offset(dev),
  248. "num-ib-windows", 8);
  249. pcie_ep->num_ob_wins = fdtdec_get_int(gd->fdt_blob, dev_of_offset(dev),
  250. "num-ob-windows", 8);
  251. printf("PCIe%u: %s %s", pcie->idx, dev->name, "Endpoint");
  252. ls_pcie_setup_ep(pcie_ep);
  253. if (!ls_pcie_link_up(pcie)) {
  254. /* Let the user know there's no PCIe link */
  255. printf(": no link\n");
  256. return 0;
  257. }
  258. /* Print the negotiated PCIe link width */
  259. link_sta = readw(pcie->dbi + PCIE_LINK_STA);
  260. printf(": x%d gen%d\n", (link_sta & PCIE_LINK_WIDTH_MASK) >> 4,
  261. link_sta & PCIE_LINK_SPEED_MASK);
  262. return 0;
  263. }
  264. static int ls_pcie_ep_remove(struct udevice *dev)
  265. {
  266. return 0;
  267. }
  268. const struct udevice_id ls_pcie_ep_ids[] = {
  269. { .compatible = "fsl,ls-pcie-ep" },
  270. { }
  271. };
  272. U_BOOT_DRIVER(pci_layerscape_ep) = {
  273. .name = "pci_layerscape_ep",
  274. .id = UCLASS_PCI_EP,
  275. .of_match = ls_pcie_ep_ids,
  276. .ops = &ls_pcie_ep_ops,
  277. .probe = ls_pcie_ep_probe,
  278. .remove = ls_pcie_ep_remove,
  279. .priv_auto_alloc_size = sizeof(struct ls_pcie_ep),
  280. };